低K技術中的銅通孔制造技術

在具有銅互連和低ｋ層間電介質的集成電路中，發現熱處理后開路的問題，通過Ｔｉ第一襯層（４２）、隨后的ＣＶＤ　　ＴｉＮ保形襯層（４６）、依次隨后的ＴＡ或ＴａＮ最終襯層（４８）解決該問題，從而增強通孔和底銅層之間的粘附力，同時把由Ｔｉ和銅之間合金化引起的電阻增加減小到可接受的值。（*該技術在2021年保護過期，可自由使用*）

【技術實現步驟摘要】

本專利技術的領域是利用銅金屬化和低k電介質形成集成電路的領域。
技術介紹
在具有氧化物的銅領域中，現有技術已經開發了一組兼容材料，從而形成包含銅的溝槽和通孔的襯里。襯里(lining)必須粘附在電介質上和阻止擴散。通常，在氧化物電介質電路中，雙鑲嵌結構(dual damascenestructure)結合連接到下平面的通孔與水平互連部件，包括Ta或TaN粘結層、防止銅擴散的TaN阻擋層和銅籽晶淀積之前的Ta或TaN頂層。當半器件的尺寸繼續縮小時，金屬互連的RC延遲成為器件速度的主要限制因素。為了解決該問題，在低k電介質材料(減小金屬線路之間的電容C)中進行銅互連(減小電阻R)成為將器件縮小為深亞微米尺寸的半導體工業的關鍵問題。進行銅低k金屬化工藝最經濟的方法是在使用具有金屬通孔和金屬線路的雙鑲嵌結構，在一個工序中腐蝕和用銅金屬填充通孔和金屬線路。通過CMP(化學機械拋光)除去過量的銅。在雙鑲嵌結構中，金屬通孔和金屬線路都需要銅金屬和介質材料之間的阻擋層(或多層)。該阻擋層稱為襯層(liner)。該襯層有兩個作用作為銅擴散阻擋層，防止銅擴散到介質材料中，作為銅金屬通孔和底金屬線路(由銅或W組成)之間的接觸層。在SiO2介質(不認為是低k介質材料)中的銅雙鑲嵌金屬結構領域中，現有技術已經開發了一組用于襯層的可相容材料，例如Ta、TaN以及CVD TiN。已發現Ta具有與Cu金屬良好的粘附性，CVDTiN更好地覆蓋在線路和通孔的側壁上，尤其適于高長寬比結構。但是，在于低k介質材料中形成銅金屬互連的領域中，產生了新的問題在SiO2介質中的銅金屬互連中不具有對應物(counterpart)。例如，低k介質之一，如SiLK具有幾種材料性質，該材料性質不存在于SiO2中。SiLK是聚合物材料，且主要由C制成。SiLK還是具有很高的熱膨脹系數的軟材料。因為SiLK材料的這些獨特特性，對那種材料中銅金屬互連的要求，如通孔側壁的覆蓋以及襯層和底金屬(Cu或W金屬)之間的粘結，不同于用SiO2介質材料的銅金屬中相應的要求。此外，通孔和金屬線的尺寸減小，同時通孔的長寬比相應增加，這樣的事實對于雙鑲嵌結構增加額外的對襯層的要求。
技術實現思路
本專利技術涉及使用低k電介質的銅互連電路的結構和材料的結合，提供通孔的底部和下層銅互連部件之間需要的粘附力，以及足夠低的電阻。本專利技術的特點是通孔底部和下層互連之間的粘附力足以承受由熱循環所引起的應力。本專利技術另一特點是通過Ti層的吸氣作用減小通孔底部上的碳污染。本專利技術的又一個特點是僅在通孔底部小的區域中形成高強度、較高電阻的Ti-Cu合金，由此限制互連的電阻值。附圖說明圖1示出了根據本專利技術的部分互連。圖2示出了根據現有技術的部分互連。具體實施例方式在對結合銅金屬化與低k電介質(例如來自Dow的SiLK)的集成電路進行測試時，發現一個意外的問題。與具有氧化物層間介質的銅互連的現有技術工作比起來，在熱循環后發生斷開通孔的不能接受的高失效率。該問題的原因是通孔底部和下層銅部件之間機械分開。該問題只能在通孔的橫向尺寸縮小(和它們的長寬比增加)時增加。現在參考圖2，示出了根據現有技術的典型通孔。下層介質層20放置在硅襯底10上。第一銅層30從左向右延伸。常規阻擋層32，稱為覆蓋層，如SiN，淀積在銅層30上。在圖的中心，通孔從銅層50向下延伸與層30接觸。用CVD TiN襯層62和Ta襯層64的常規組合形成銅的襯里。在說明性的實施例中，在200nm標稱基準(ground rule)的工藝中，介質層40的厚度標稱為620nm，通孔尺寸標稱為200nm乘200nm，長寬比標稱為3。當尺寸縮小時，長寬比(因此通孔底端的鍵合應變)將增加。已經發現這些組合，盡管在任何熱應力之前令人滿意，但在300℃下100分鐘后產生不能接受的高失效率。標稱的溫度范圍是-60℃至+200℃。該失效率的原因已確定為通孔底部機械分開。SiLK的熱膨脹系數比銅大五倍，以致當電路溫度上升時，層間電介質在通孔底端的結點上施加大的應力。該分開的至少一個原因是腐蝕通孔的先前步驟中從低k電介質放出碳(放氣)。這些碳通過常規清潔工藝如濺射清潔不能完全除去，且干擾銅的頂面和襯層底面之間形成良好鍵合。此外，當晶片暴露于空氣時，氧可以被吸附在通孔露出的底部上。這些效應的結合削弱了TaN和銅之間本已低強度的鍵合，且在熱應力條件下產生開路的現象。在結合銅互連和低k電介質的有利特點時產生一個難題。現在參考圖1，展示了本專利技術的實施例，其中用濺射的Ti組成的第一襯層42代替襯層62和64，在通孔底端標稱厚度為10nm-20nm。當濺射的Ti沒有很好地覆蓋垂直表面時，側面上的Ti覆蓋小于底端。如下文將說明，覆蓋上的這些差異不是問題。在通孔底端的部分下層的銅層用數字44表示，表示電阻率顯著高于銅的Cu-Ti合金。因此本領域的技術人員不考慮使用Ti作為底襯層，因為它增加通孔通路的總電阻。如下所討論，通過其他優點克服這些缺點。然后，在標準條件，淀積標稱5nm-10nm厚的CVD TiN(通過化學氣相淀積進行淀積)襯層46。該層是保形的并補償第一層覆蓋上的欠缺。有利地，CVD TiN很好地粘附在SiLK上，從而Ti第一層在通孔壁上的更少覆蓋沒有問題。TiN襯層46也覆蓋上層的互連的水平表面上的Ti第一層。這具有防止部分Ti層42與銅反應從而形成具有較高電阻的合金的優點。Ti能與銅反應的唯一位置在用數字44表示的區域中通孔的底部。因此高阻合金限制為小的區域，且不顯著影響互連的總電阻。最終襯層是Ta層48，標稱為25nm厚，用來增強TiN襯層和銅互連部件之間的鍵合。也可以使用TaN。試驗結果表明根據本專利技術的通孔結構顯著地減小失效率。而且，較厚的Ti層(10nm代替5nm)比薄層產生更低的通過通孔通路的總電阻，即使較厚的Ti-Cu合金的電阻更大。普遍認為，當使用更厚的Ti層時，通孔底端空洞的數目減小引起違背直觀(counter-intuitive)的結果。在操作中，照常淀積和構圖第一銅互連層30。也照常淀積第一介質層40。然后，優選用雙鑲嵌工藝，腐蝕一組通孔穿過層間電介質。放置三個襯層42，46以及48的組，如果愿意，通過常規CMP除去溝道外部的第二銅層50。放置和構圖第二銅層50。需要時重復該工藝直到所有銅層都放置。可選的方法是在最初的純Ti中加入最后添加的氮氣混合物，以便得到的層是具有朝層的頂部N梯度增加的Ti(N)，因此對CVDTiN層提供更好的粘附性。盡管已經通過單個優選實施例描述了本專利技術，但是在以下權利要求的精神和范圍內，本領域的技術人員將認識到本專利技術可以以各種方式實施。工業實用性本專利技術用于集成電路制造領域，具體用在具有銅金屬化和低k電介質的集成電路中。本文檔來自技高網...

【技術保護點】
一種在集成電路中形成銅互連的方法，包括以下步驟：　　　　（ａ）淀積和構圖第一銅互連層（３０）；　　　　（ｂ）淀積第一低介電常數層間介質層（４０）；　　　　（ｃ）形成一組通孔，所述通孔穿過所述的第一低介電常數層間介質層，中止在所述第一銅互連層上；　　　　（ｄ）在所述的通孔組內淀積Ｔｉ第一襯層（４２）；　　　　（ｅ）在所述的通孔組內淀積ＣＶＤ　　ＴｉＮ第二襯層（４６）；　　　　（ｆ）在所述的通孔組內淀積由Ｔａ或ＴａＮ組成的第三襯層（４８）；　　　　（ｇ）淀積和構圖第二銅互連層（５０）。

【技術特征摘要】
US 2001-1-11 09/759,0151.一種在集成電路中形成銅互連的方法，包括以下步驟(a)淀積和構圖第一銅互連層(30)；(b)淀積第一低介電常數層間介質層(40)；(c)形成一組通孔，所述通孔穿過所述的第一低介電常數層間介質層，中止在所述第一銅互連層上；(d)在所述的通孔組內淀積Ti第一襯層(42)；(e)在所述的通孔組內淀積CVD TiN第二襯層(46)；(f)在所述的通孔組內淀積由Ta或TaN組成...

【專利技術屬性】
技術研發人員：史蒂文H伯特切爾，赫伯特L霍，馬克霍因凱思，李賢求，王允愈，黃洸漢，
申請(專利權)人：國際商業機器公司，英芬能技術北美公司，
類型：發明
國別省市：US[美國]