OCV縮放因子的獲取方法技術

本發明專利技術公開了一種OCV縮放因子的獲取方法包括如下步驟：步驟一、在芯片的多處設置第一時序電路，第一信號輸入端和第一信號輸入電路相連，第一時鐘信號輸入端和第一時鐘輸入電路輸出的第一時鐘信號相連。第一信號輸入電路具有第一延遲時間且能調節。第一時鐘輸入電路具有第二延遲時間且能調節。步驟二、設定第一建立時間和第一保持時間的裕量值。步驟三、選取芯片的多處的第一時序電路，按照所設定的裕量值調節第一和第二延遲時間，使得第一信號輸入端的數據穩定時間滿足第一建立時間和第一保持時間的要求。步驟四、重復步驟二和三直至得到第一建立時間和第一保持時間的最佳裕量值。本發明專利技術能獲取被測試的時序電路的建立和保持時間的最佳裕量值。時間的最佳裕量值。時間的最佳裕量值。

【技術實現步驟摘要】
OCV縮放因子的獲取方法


[0001]本專利技術涉及一種半導體集成電路的制造方法，特別是涉及一種片上變化(on chip variation，OCV)縮放因子的獲取方法。

技術介紹

[0002]由于硅襯底芯片工藝的限制，同一顆芯片上不同位置的晶體管的性能會有差異。芯片設計仿真所需的時序模型，不同器件在同一時間僅考慮相同PVT(Process Voltage Temperature)的時序，PVT是指芯片工作條件，靜態時序分析通常是在特定工作條件下執行的；而實際上芯片的PVT不會落在同一點上，而是一個范圍；如有時序關系的一些單元，有的PVT在0.99/1.17V/24℃，而有些PVT則在1.01/1.21V/30℃；這種情形下的時序分析必然有誤差，那么就要考慮留有裕量。其中，時序裕量是指足夠的數據建立、保持時間。如圖1所示，是現有時序電路的數據建立和保持時間的示意圖；曲線101為時序電路如D觸發器(FF)的輸入數據的曲線，曲線102為現有時序電路輸入的時鐘信號曲線；時序電路要實現正確的數據輸出，則需要在曲線102的上升沿之前的數據建立時間內曲線101中的數據信號需要保持穩定以及在曲線102的上升沿之后的數據保持時間內曲線101中的數據信號需要保持穩定。圖1中，數據建立時間采用Tsetup表示，數據保持時間采用Thold表示。也即，數據信號保持穩定的起點需要早于時鐘信號的上升沿減去Tsetup，以及數據信號保持穩定的終點需要晚于時鐘信號的上升沿加Thold，對應的差值越大，則時序裕值也就越大。
[0003]由于芯片上具有OCV，OCV是指在同一芯片上，由于工藝的誤差及芯片實際工作環境的差異，導致不同位置的器件性能不一樣。所以，同一芯片上不同位置處對應的時序電路的Thold，Tsetup具有由于OCV引起的差異，為了克服OCV的差異的不利影響，時序裕值需要增大，在設計中，時序裕值和OCV縮放因子相對應，通過OCV縮放因子能改變時序電路對應的路徑如發射路徑或捕獲路徑上的器件單元的延遲時間，從而得到對應的時序裕值。
[0004]現有方法中，設置裕量會采用其他廠商或工藝平臺的參考值，但是實際上不同工藝的OCV情況不盡相同。OCV情況不同時，對應的時序裕量設置應當也不同，為了使各種不同OCV情況下數據建立和保證都滿足要求，現有方法需要設置較大的時序裕量。原因為：因為芯片上不同位置的晶體管性能會有差異，有時序關系的相同單元在芯片上所處位置不同，門級延時也會有差異，而庫時序模型中PVT只是描述一個“點”，所以留有一定數值時序裕量，才能保證電路邏輯不會出錯。
[0005]但是，現有方法具有如下不利后果：
[0006]在芯片設計時序收斂時，由于時序裕量過大，修復時序將會增加許多冗余單元，導致芯片局部連線困難，或者說時序收斂較難；反之，如果裕量太小，時序問題會導致芯片功能出錯。

技術實現思路

[0007]本專利技術所要解決的技術問題是提供一種OCV縮放因子的獲取方法，能獲取被測試
的時序電路如觸發器的建立時間和保持時間的最佳裕量值，從而能防止時序電路的建立時間和保持時間的裕量值過大所帶來的缺陷如需要插入過多的冗余邏輯電路以及增加布局布線難度，從而有利于設計時序收斂；同時還能防止時序電路的建立時間和保持時間的裕量值過小所帶來因邏輯時序問題而產生的芯片功能錯誤，所以能提高時序電路的建立時間和保持時間的裕量值的可靠性。
[0008]為解決上述技術問題，本專利技術提供的OCV縮放因子的獲取方法包括如下步驟：
[0009]步驟一、在芯片的多處設置第一時序電路，所述第一時序電路包括第一信號輸入端、第一時鐘信號輸入端和第一信號輸出端。
[0010]所述第一時序電路的第一信號輸入端和第一信號輸入電路相連。
[0011]所述第一時序電路的第一時鐘信號輸入端和第一時鐘信號相連，所述第一時鐘信號由第一時鐘輸入電路輸出，所述第一時鐘輸入電路的輸入端連接輸入時鐘信號。
[0012]所述第一時序電路具有第一建立時間和第一保持時間；所述芯片的各位置處的所述第一時序電路的第一建立時間和第一保持時間具有OCV差異。
[0013]所述第一信號輸入電路具有第一延遲時間，所述第一延遲時間的大小能通過所述第一時鐘輸入電路調節。
[0014]所述第一時鐘輸入電路具有第二延遲時間，所述第二延遲時間的大小能通過所述第一時鐘輸入電路調節。
[0015]步驟二、設定所述第一建立時間的裕量值以及所述第一保持時間的裕量值。
[0016]步驟三、選取所述芯片的多處的所述第一時序電路，按照所設定的所述第一建立時間的裕量值以及所述第一保持時間的裕量值調節所述第一延遲時間和所述第二延遲時間，使得所述第一時序電路的所述第一信號輸入端的數據穩定時間滿足所述第一建立時間和所述第一保持時間的要求。
[0017]步驟四、重復步驟二和步驟三直至得到所述第一建立時間的最佳裕量值以及所述第一保持時間的最佳裕量值。
[0018]進一步的改進是，步驟一中，所述第一時序電路采用第一觸發器。
[0019]進一步的改進是，所述第一觸發器采用第一D觸發器。
[0020]進一步的改進是，所述第一信號輸入電路包括第二時序電路和組合邏輯(combination logic)電路。
[0021]所述第二時序電路包括第二信號輸入端、第二時鐘信號輸入端和第二信號輸出端。
[0022]所述第二時序電路的第二信號輸入端和輸入信號相連。
[0023]所述第二時序電路的第二時鐘信號輸入端和第二時鐘信號相連，所述第二時鐘信號由第二時鐘輸入電路輸出，所述第二時鐘輸入電路的輸入端連接所述輸入時鐘信號。
[0024]所述第二時序電路的第二信號輸出端連接所述組合邏輯電路的輸入端，所述組合邏輯電路的輸出端連接所述第一時序電路的第一信號輸入端。
[0025]所述第一延遲時間的大小能通過所述所述組合邏輯電路調節。
[0026]進一步的改進是，所述第二時序電路采用第二觸發器。
[0027]進一步的改進是，所述第二觸發器采用第二D觸發器。
[0028]進一步的改進是，步驟二中，同時設定所述第一建立時間的多級裕量值以及同時
所述第一保持時間的多級裕量值。
[0029]進一步的改進是，步驟四中，在進行重復步驟二和步驟三的循環步驟中，采用逐次逼近的方式得到所述第一建立時間的最佳裕量值以及所述第一保持時間的最佳裕量值。
[0030]進一步的改進是，OCV縮放因子和所述第一建立時間的最佳裕量值以及所述第一保持時間的最佳裕量值成比例。
[0031]進一步的改進是，步驟三中，所述第一時序電路的所述第一信號輸入端的數據穩定時間滿足所述第一建立時間和所述第一保持時間的要求包括：
[0032]所述第一信號輸入端的數據穩定階段的起始時間早于所述第一時鐘信號的上升沿減所述第一建立時間。
[0033]所述第一信號輸入端的數據穩定階段的終點時間晚于所述第一時鐘信號的上升沿加本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種OCV縮放因子的獲取方法，其特征在于，包括如下步驟：步驟一、在芯片的多處設置第一時序電路，所述第一時序電路包括第一信號輸入端、第一時鐘信號輸入端和第一信號輸出端；所述第一時序電路的第一信號輸入端和第一信號輸入電路相連；所述第一時序電路的第一時鐘信號輸入端和第一時鐘信號相連，所述第一時鐘信號由第一時鐘輸入電路輸出，所述第一時鐘輸入電路的輸入端連接輸入時鐘信號；所述第一時序電路具有第一建立時間和第一保持時間；所述芯片的各位置處的所述第一時序電路的第一建立時間和第一保持時間具有OCV差異；所述第一信號輸入電路具有第一延遲時間，所述第一延遲時間的大小能通過所述第一時鐘輸入電路調節；所述第一時鐘輸入電路具有第二延遲時間，所述第二延遲時間的大小能通過所述第一時鐘輸入電路調節；步驟二、設定所述第一建立時間的裕量值以及所述第一保持時間的裕量值；步驟三、選取所述芯片的多處的所述第一時序電路，按照所設定的所述第一建立時間的裕量值以及所述第一保持時間的裕量值調節所述第一延遲時間和所述第二延遲時間，使得所述第一時序電路的所述第一信號輸入端的數據穩定時間滿足所述第一建立時間和所述第一保持時間的要求；步驟四、重復步驟二和步驟三直至得到所述第一建立時間的最佳裕量值以及所述第一保持時間的最佳裕量值。2.如權利要求1所述的OCV縮放因子的獲取方法，其特征在于：步驟一中，所述第一時序電路采用第一觸發器。3.如權利要求2所述的OCV縮放因子的獲取方法，其特征在于：所述第一觸發器采用第一D觸發器。4.如權利要求1或2或3所述的OCV縮放因子的獲取方法，其特征在于：所述第一信號輸入電路包括第二時序電路和組合邏輯電路；所述第二時序電路包括第二信號輸入端、第二時鐘信號輸入端和第二信號輸出端；所述第二時序電路的第二信號輸入端和輸入信號相連；所述第二時序電路的第二時鐘信號輸入端和第二時鐘信號相連，所述第二時鐘信號由第二時鐘輸入電路輸出，所述第二時鐘輸入電路的輸入端連接所述輸入時鐘信號；所述第二時序電路的第二信號輸出端連接所述組合邏輯電路的輸入端，所述組合邏輯電路的輸出端連接所述第一時序電路的第一信號輸入端；所述第一延遲時間的大小能通過所述所述組合邏輯電路調節。5.如權利要求4所述的OCV縮放因子的獲取方法，其特征在于：所述第二時序電路采用第二觸發器。6.如權利要求5所述的OCV縮放因子的獲取方法，其特征在于：所述第二觸發器采用第二D觸...

【專利技術屬性】
技術研發人員：周喆，
申請(專利權)人：上海華虹宏力半導體制造有限公司，
類型：發明
國別省市：