一種圍柵器件及其制造方法技術

本申請提供一種圍柵器件及其制造方法，提供襯底；在襯底上形成具有第一摻雜的緩沖層；緩沖層包括第一摻雜區和位于第一摻雜區上方的第二摻雜區，第一摻雜區的摻雜濃度為第一摻雜濃度，第二摻雜區的摻雜濃度為第二摻雜濃度，第一摻雜濃度高于第二摻雜濃度；在緩沖層上形成第一外延層和第二外延層交替層疊的堆疊層；在堆疊層、緩沖層和襯底中形成鰭，鰭的中部為溝道區；將溝道區中的第一外延層去除，并形成包圍溝道區中第二外延層的柵極。這樣，摻雜濃度較大的第一摻雜區可以抑制亞Fin寄生體硅溝道的關態漏電，摻雜濃度較小的第二摻雜區可以抑制亞Fin寄生體硅溝道與源漏區之間的隧穿電流，從而最大程度地在關態下抑制器件漏電，提高器件性能。提高器件性能。提高器件性能。

【技術實現步驟摘要】
一種圍柵器件及其制造方法


[0001]本申請涉及半導體器件及其制造領域，特別涉及一種圍柵器件及其制造方法。

技術介紹

[0002]隨著集成電路特征尺寸持續微縮，傳統三柵或雙柵的鰭式場效應晶體管(Fin Field
?
Effect Transistor，FinFET)在3nm以下節點受到限制，而與主流后高k金屬柵FinFET工藝兼容的納米環柵晶體管(Gate
?
all
?
around Field
?
Effect Transistor，GAA
?
FET)將是實現尺寸微縮的下一代關鍵結構，GAA
?
FET的溝道主要為堆疊納米片(Stacked Nanosheet)結構。然而，在GAA
?
FET襯底中存在亞Fin寄生體硅溝道，無法在關態下完全抑制漏電，導致器件關態漏電急劇增加。

技術實現思路

[0003]有鑒于此，本申請的目的在于提供一種圍柵器件及其制造方法，從而最大程度地在關態下抑制器件漏電，提高器件性能。其具體方案如下：
[0004]第一方面，本申請提供了一種圍柵器件的制造方法，包括：
[0005]提供襯底；
[0006]在所述襯底上形成具有第一摻雜的緩沖層；所述緩沖層包括第一摻雜區和位于所述第一摻雜區上方的第二摻雜區，所述第一摻雜區的摻雜濃度為第一摻雜濃度，所述第二摻雜區的摻雜濃度為第二摻雜濃度，所述第一摻雜濃度高于所述第二摻雜濃度；
[0007]在所述緩沖層上形成第一外延層和第二外延層交替層疊的堆疊層；
[0008]在所述堆疊層、所述緩沖層和所述襯底中形成鰭；所述鰭的中部為溝道區；
[0009]將所述溝道區中的第一外延層去除，并形成包圍所述溝道區中第二外延層的柵極。
[0010]第二方面，本申請實施例還提供了一種圍柵器件，包括：
[0011]襯底；
[0012]位于所述襯底上具有第一摻雜的緩沖層；所述緩沖層包括第一摻雜區和位于所述第一摻雜區上方的第二摻雜區，所述第一摻雜區的摻雜濃度為第一摻雜濃度，所述第二摻雜區的摻雜濃度為第二摻雜濃度，所述第一摻雜濃度高于所述第二摻雜濃度；
[0013]位于所述襯底上的鰭；所述鰭包括依次層疊的部分厚度的襯底、所述緩沖層和沿垂直襯底方向間隔排布的第二外延層，所述第二外延層為溝道區；
[0014]與所述第二外延層兩端相接的具有第二摻雜的源漏區，所述第一摻雜和所述第二摻雜具有相反的摻雜類型；
[0015]包圍所述第二外延層的柵極。
[0016]本申請實施例提供了一種圍柵器件及其制造方法，提供襯底；在襯底上形成具有第一摻雜的緩沖層；緩沖層包括第一摻雜區和位于第一摻雜區上方的第二摻雜區，第一摻雜區的摻雜濃度為第一摻雜濃度，第二摻雜區的摻雜濃度為第二摻雜濃度，第一摻雜濃度
高于第二摻雜濃度；在緩沖層上形成第一外延層和第二外延層交替層疊的堆疊層；在堆疊層、緩沖層和襯底中形成鰭，鰭的中部為溝道區；將溝道區中的第一外延層去除，并形成包圍溝道區中第二外延層的柵極。這樣，摻雜濃度較大的第一摻雜區可以抑制亞Fin寄生體硅溝道的關態漏電，摻雜濃度較小的第二摻雜區可以抑制亞Fin寄生體硅溝道與源漏區之間的隧穿電流，從而最大程度地在關態下抑制器件漏電，提高器件性能。
附圖說明
[0017]為了更清楚地說明本申請實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖是本申請的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其它的附圖。
[0018]圖1示出了本申請實施例提供的一種圍柵器件的制造方法的流程示意圖；
[0019]圖2示出了本申請實施例提供的一種在襯底上形成緩沖層的結構示意圖；
[0020]圖3示出了本申請實施例提供的一種在襯底上形成多層緩沖層的結構示意圖；
[0021]圖4
?
11B示出了本申請實施例提供的形成圍柵器件過程中的結構示意圖。
具體實施方式
[0022]為使本申請的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本申請的具體實施方式做詳細的說明。
[0023]在下面的描述中闡述了很多具體細節以便于充分理解本申請，但是本申請還可以采用其它不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本申請內涵的情況下做類似推廣，因此本申請不受下面公開的具體實施例的限制。
[0024]其次，本申請結合示意圖進行詳細描述，在詳述本申請實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本申請保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。
[0025]正如
技術介紹
中的描述，在GAA
?
FET襯底中存在亞Fin寄生體硅溝道，無法在關態下完全抑制漏電，導致器件關態漏電急劇增加。
[0026]基于以上技術問題，本申請實施例提供了一種圍柵器件及其制造方法，提供襯底；在襯底上形成具有第一摻雜的緩沖層；緩沖層包括第一摻雜區和位于第一摻雜區上方的第二摻雜區，第一摻雜區的摻雜濃度為第一摻雜濃度，第二摻雜區的摻雜濃度為第二摻雜濃度，第一摻雜濃度高于第二摻雜濃度；在緩沖層上形成第一外延層和第二外延層交替層疊的堆疊層；在堆疊層、緩沖層和襯底中形成鰭，鰭的中部為溝道區；將溝道區中的第一外延層去除，并形成包圍溝道區中第二外延層的柵極。這樣，摻雜濃度較大的第一摻雜區可以抑制亞Fin寄生體硅溝道的關態漏電，摻雜濃度較小的第二摻雜區可以抑制亞Fin寄生體硅溝道與源漏區之間的隧穿電流，從而最大程度地在關態下抑制器件漏電，提高器件性能。
[0027]為了便于理解，下面結合附圖對本申請實施例提供的一種圍柵器件及其制造方法進行詳細的說明。
[0028]參考圖1所示，為本申請實施例提供的一種圍柵器件的制造方法的流程示意圖，該方法可以包括以下步驟。
[0029]S101，提供襯底。
[0030]在本申請實施例中，可以提供襯底100，參考圖2所示，為本申請實施例提供的一種在襯底上形成緩沖層的結構示意圖。襯底可以為半導體襯底，例如可以為Si襯底、Ge襯底、SiGe襯底、SOI(絕緣體上硅，Silicon On Insulator)或GOI(絕緣體上鍺，Germanium On Insulator)等。在其他實施例中，襯底還可以為包括其他元素半導體或化合物半導體的襯底，例如GaAs、InP或SiC等，還可以為疊層結構，例如Si/SiGe等，還可以為其他外延結構，例如SGOI(絕緣體上鍺硅)等。在本實施例中，該襯底100可以為硅襯底。
[0031]S102，在襯底上形成具有第一摻雜的緩沖層。
[0032]在本申請實施例中，參考圖2所示，可以在襯底100上形成一層緩沖層101，緩本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種圍柵器件的制造方法，其特征在于，包括：提供襯底；在所述襯底上形成具有第一摻雜的緩沖層；所述緩沖層包括第一摻雜區和位于所述第一摻雜區上方的第二摻雜區，所述第一摻雜區的摻雜濃度為第一摻雜濃度，所述第二摻雜區的摻雜濃度為第二摻雜濃度，所述第一摻雜濃度高于所述第二摻雜濃度；在所述緩沖層上形成第一外延層和第二外延層交替層疊的堆疊層；在所述堆疊層、所述緩沖層和所述襯底中形成鰭；所述鰭的中部為溝道區；將所述溝道區中的第一外延層去除，并形成包圍所述溝道區中第二外延層的柵極。2.根據權利要求1所述的制造方法，其特征在于，在所述緩沖層上形成第一外延層和第二外延層交替層疊的堆疊層之前，所述方法還包括：通過退火處理激活所述緩沖層中的第一摻雜。3.根據權利要求1所述的制造方法，其特征在于，所述緩沖層的厚度大于等于2nm，且小于等于20nm。4.根據權利要求1所述的制造方法，其特征在于，在NMOS區域，所述緩沖層的材料包括以下材料的至少一種：Si:B、Ge:B、SiGex:B、GeSn：B、SiSn：B；在PMOS區域，所述緩沖層的材料包括以下材料的至少一種：Si:P、Ge:P、SiGex:P、GeSn:P、SiSn：P。5.根據權利要求1所述的制造方法，其特征在于，所述第二摻雜濃度大于等于1e15cm
?3，且小于等于1e19cm
?3。6.根據權利要求1
?
5任意一項所述的制造方法，其特征在于，在將所述溝道區中的第一外延層去除之前，還包括：利用所述鰭在所述溝道區的兩端形成具有...

【專利技術屬性】
技術研發人員：姚佳欣，魏延釗，曹磊，張青竹，殷華湘，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：