再分布層、集成電路以及對進行電氣測試和保護的方法技術

本公開的實施例涉及再分布層、集成電路以及對進行電氣測試和保護的方法。為了制造用于集成電路的再分布層，在晶片的導電互連層上形成第一絕緣層。然后形成與互連層電接觸的導電體部。然后用絕緣區域覆蓋導電體部，所述絕緣區域具有暴露導電體部表面的孔。然后用厚度小于100nm的絕緣保護層覆蓋導電體部的表面和絕緣區域。所述絕緣保護層被配置為提供對導電體部的氧化和/或腐蝕的保護。部的氧化和/或腐蝕的保護。部的氧化和/或腐蝕的保護。

【技術實現步驟摘要】
再分布層、集成電路以及對進行電氣測試和保護的方法
[0001]相關申請的交叉引用
[0002]本申請要求2021年12月14日提交的第102021000031340號意大利專利申請的優先權，該申請的全部內容在法律允許的最大范圍內通過引用并入本文。


[0003]這里的實施例涉及制造再分布層的方法、再分布層、包括再分布層的集成電路、用于執行集成電路的電測試的方法以及制造集成電路的封裝結構的方法。

技術介紹

[0004]眾所周知，集成電路(IC)由多個由半導體、絕緣和導電材料制成的重堆疊組成，通常由光刻法定義。
[0005]在集成電路制造工藝的第一階段(在本領域中稱為前端線(FEOL))中，在晶片表面上圖案化諸如晶體管、二極管、電阻器和電容器等的單個器件。
[0006]在第二階段(在本領域中稱為線路后端(BEOL))，各個器件通過導電金屬線互連。特別是，由于現代IC布局的復雜性和單個器件的高密度，后端工藝包括制造多個堆疊的金屬層，通過電介質層彼此電絕緣；通過介電層的通孔將任何金屬層連接到下面的金屬層和/或上面的金屬層。
[0007]在IC制造工藝的第三階段中，屬于BEOL階段(這有助于隨后的封裝工藝)，在最后的金屬互連層上方圖案化再分布層(RDL)。眾所周知，再分布層是用于將輸入/輸出焊盤路由到管芯區域上的其他位置的額外金屬層，從而在封裝制造期間實現更簡單的接合(例如，芯片到芯片的接合)。此外，它是能夠降低I/O訪問電阻的功率金屬層。最后一層金屬層的設計也符合包裝工藝要求。
[0008]圖1示意性地示出了根據現有技術的集成電路(IC 1)的一部分的橫截面圖，該部分包括焊盤，該焊盤未明確示出，并且是IC 1的區域，以及再分布層(RDL)2，其可用于向焊盤提供電信號或從焊盤獲取電信號。特別地，IC 1在由彼此正交的三個軸x、y、z限定的空間坐標系中表示，并且截面視圖在由x軸和z軸限定的xz平面上獲得。在下文中，厚度、深度和高度是沿著z軸測量的，“頂部”和“底部”、“上方”和“下方”的含義是參照z軸的方向定義的。
[0009]IC 1包括由導電材料制成的互連層3；再分布層2包括在互連層3上方延伸的電介質層4和在電介質層4上方延伸的第一鈍化層6。一個或多個另外的層(未示出)可以存在于互連層3和介電層4之間(例如，在層3由Cu制成的情況下，保護Cu金屬化的另外的SiN層可以存在于互聯層3和電介質層4之間)。
[0010]再分布層2還包括阻擋區域8，該阻擋區域8在第一鈍化層6的頂表面上方延伸并跨越第一鈍化層4和介電層6的整個深度，從而與互連層3接觸。
[0011]再分布層2還包括在阻擋區域8的頂部延伸的導電區域10。特別地，在IC 1的俯視圖中，導電區域10在由阻擋區域8限定的區域內延伸。
[0012]阻擋區域8和導電區域10形成從互連層3到第一鈍化層6的頂表面的導電路徑。
[0013]再分布層2還包括涂覆區域12，該涂覆區域12在第一鈍化層6上方、導電區域10和阻擋區域8周圍以及導電區域10上方延伸，涂覆區域12完全覆蓋導電區域10。
[0014]換句話說，涂覆區域12完全覆蓋阻擋區域8和導電區域10的在第一鈍化層6的頂表面上方延伸的部分。
[0015]再分布層2還包括第二鈍化層或光敏絕緣層16(例如，由聚酰亞胺、PBO、環氧樹脂等制成)，其完全覆蓋遠離焊盤的涂層區域12。
[0016]特別地，用于再分布層2的導電材料的方便選擇是使得導電區域10由銅(Cu)制成，涂層區域12由氮化硅(SiN)制成，厚度約為0.5
?
1μm。可以根據需要選擇其他厚度。
[0017]在焊盤位置，導電區域10可以通過引線鍵合或通過導電柱(例如，由銅制成)電接觸，導電柱通過開口16a生長在導電區域10上(例如，通過電鍍)，開口16a穿過第二鈍化層16和涂層12形成，如圖2A所示。
[0018]參考圖2A，與圖1相同的特征用相同的附圖標記表示。這里，導電區域10由氮化硅涂層12和鈍化層16覆蓋。鈍化層16橫向延伸至導電區域10和涂層12，并部分位于導電區域10與涂層12上方。特別地，鈍化層16具有頂部開口16a，其目的是允許訪問導電區域10。在蝕刻掉通過開口16a暴露的涂層12的部分的步驟之后，可以通過這樣的開口16a電和物理地訪問導電區域10。
[0019]在去除涂層12的這一部分之后，導電區域10可電訪問以進行電測試，特別是EWS(“電晶片分選”)測試、功能測試或其他可靠性測試。為了不損壞或導致導電區域10的暴露部分的腐蝕/氧化，EWS測試應在低溫(通常為環境溫度或更低)下進行。這限制了可以進行的測試的數量和類型。此外，盡管在這些步驟期間采取了所有措施，但在EWS測試之前、期間和/或之后，銅表面仍經歷氧化/腐蝕現象，這導致導電區域10的表面普遍退化。
[0020]如圖2B所示，不期望的層23(例如，氧化或腐蝕層)不僅在暴露的銅表面上延伸，而且部分在涂層12(圖中未示出)下方延伸。
[0021]圖2C示出了封裝IC 1的進一步制造步驟，其中模制層24被沉積在導電區域10上的開口16a內(并且至少部分地沉積在不期望的層23上)。模制層24在導電區域10處開口(例如，通過激光鉆孔工藝)以到達導電區域10。不期望的層23和可選的導電區域10也通過激光鉆孔過程被部分去除，以暴露其上可以進行電鍍銅生長工藝的下層銅表面，以生長提供到再分布層2的電訪問的厚銅柱25。
[0022]在制造過程中，前端工藝(圖2A)和后端工藝(圖2C)之間的步驟涉及未鈍化的Cu材料的數個腐蝕問題。這種腐蝕現象也可能在裝置的工作壽命后期發生負面變化。
[0023]如圖2C所示，模制層24的未移除部分至少部分地耦合在不期望層23的殘余部分上。在保護層12下方和/或模制層24下方存在不期望的層23可能導致在進一步的制造步驟期間或更危險的是，在這樣制造的器件的工作壽命期間，保護層12和/或模塑層24從導電區域10不可逆地分離。事實上，層23不是穩定的材料，并且可能容易受到環境污染，例如Cl、SO4或氟化合物，從而導致RDL金屬化的進一步腐蝕。
[0024]因此，本領域需要提供一種制造再分布層、再分布層、包括再分布層的集成電路的方法、用于執行集成電路的電測試的方法以及用于制造集成電路的封裝結構的方法，以克服前面所示的問題。

技術實現思路

[0025]本文的實施例涉及：提供了一種制造再分布層的方法、再分布層、包括再分布層的集成電路、用于執行集成電路的電測試的方法以及制造集成電路的封裝結構的方法。
附圖說明
[0026]為了更好地理解本公開，現在僅通過非限制性示例并參考附圖描述其優選實施例，其中：
[0027]圖1是根據已知技術的包括再分布層的集成電路的一部分的截面圖；
[0028]圖2A
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2C示出了根據已知技術的圖1的再分布層的制造步驟；
[0029]圖3是根據實施例的本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種制造用于集成電路的再分布層的方法，包括以下步驟：形成在晶片的導電互連層上的第一絕緣層；形成與所述導電互連層電接觸的導電體部；用絕緣區域覆蓋所述導電體部，所述絕緣區域具有暴露所述導電體部的表面的孔；用具有厚度小于100nm的絕緣介電保護層覆蓋所述導電體部的所述表面和所述絕緣區域，所述絕緣介電保護層被配置為對所述導電體部提供針對一種或多種氧化和腐蝕的保護。2.根據權利要求1所述的方法，其中形成所述絕緣介電保護層的步驟包括執行從由以下項構成的組選擇的材料沉積：原子層沉積、熱原子層沉積，等離子體輔助原子層沉積和化學氣相沉積。3.根據權利要求1所述的方法，其中所述絕緣介電保護層由包括鋁或鉿的介電氧化物材料制成或者由包括鋁的介電氮化物材料制成。4.根據權利要求3所述的方法，進一步包括以下步驟：用測試探針或測試尖端對所述絕緣介電保護層進行局部穿孔，直到所述導電體部由所述測試探針或所述測試尖端電接觸為止；以及使用所述測試探針或測試尖端對所述集成電路進行電測試。5.根據權利要求4所述的方法，進一步包括在對所述絕緣介電保護層進行局部穿孔之后的步驟：形成在所述絕緣保護層上的模制層；形成延伸穿過所述模制層、直到所述絕緣介電保護層的表面部分暴露為止的第一通孔；形成延伸穿過所述絕緣介電保護層、直到所述導電體部的所暴露的表面為止的第二通孔；以及通過所述第一通孔和所述第二通孔電接觸所述導電體部。6.根據權利要求5所述的方法，其中電接觸所述導電體部包括以下項中的一項：在所述第一通孔和所述第二通孔內形成導電柱，所述導電柱與所述導電體部電接觸；或者在所述導電體部的所暴露的所述表面上執行引線鍵合操作。7.根據權利要求1所述的方法，還包括用另一保護層覆蓋所述絕緣介電保護層的步驟，所述另一保護層被配置為在不損壞的情況下耐受高達300℃的溫度。8.根據權利要求7所述的方法，其中所述另一保護層的熱膨脹系數在0.5x
·
10
?6至6.0x
·
10
?
6 1/K的范圍內。9.根據權利要求7所述的方法，其中所述另一保護層由從以下項構成的組選擇的介電或絕緣材料制成：氮化硅、氮化硅碳、碳化硅、氧化硅。10.根據權利要求7所述的方法，其中所述另一保護層的厚度在0.01μm至1μm的范圍內。11.根據權利要求7所述的方法，進一步包括以下步驟：移除所述另一保護層的所選擇部分；用測試探針或測試尖端對所述絕緣介電保護層進行局部穿孔，直到所述導電體部由所述測試探針或所述測試尖端電接觸為止；以及使用所述測試探針或所述測試尖端對所述集成電路進行電測試。
12.根據權利要求1所述的方法，其中形成所述絕緣區域包括形成完全覆蓋所述導電體部的氮化硅涂層。13.根據權利要求12所述的方法，其中形成所述絕緣區域還包括形成在所述涂層上的光敏絕緣層。14.根據權利要求13所述的方法，其中所述光敏絕緣層由從以下項構成的組選擇的材料制成：聚酰亞胺、PBO、環氧樹脂和光敏有機材料。15.根據權利要求1所述的方法，其中形成所述絕緣區域包括形成完全覆蓋所述導電體部的光敏絕緣層。16.根據權利要求15所述的方法，其中所述光敏絕緣層由從以下項構成的組選擇的材料制成：聚酰亞胺、PBO、環氧樹脂和光敏有機材料。17.一種用于集成電路的再分布層，包括：導電互連層；導電體部，與所述導電互...

【專利技術屬性】
技術研發人員：S，
申請(專利權)人：意法半導體股份有限公司，
類型：發明
國別省市：