集成電路設計的漏電流分布的模擬方法技術

一種集成電路設計的漏電流分布的模擬方法；該模擬方法分析一個集成電路的設計圖，以了解該集成電路的晶體管及電容的尺寸；然后分析出該設計圖因為制程變異而可能產生的漏電流分布。由此，設計者可在集成電路設計實際地被半導體制造廠制造前，預先知道該集成電路設計的漏電流分布；并且可修改該設計圖，如果該設計圖可能發生漏電流失誤。

【技術實現步驟摘要】

本專利技術涉及一種，尤指一種應用于集成電 路設計過程中的。
技術介紹
通常，一集成電路裝置是由一個集成電路設計公司(IC designcompany, orIC design house)所設計的。集成電路設計公司提供集成電路裝置的設計圖(layout)給一個 半導體制造廠(semiconductor fabricationplant, or fab)，然后半導體制造廠依據此設 計圖來生產、制作此集成電路裝置。在制作的過程中，主動區域的臨界尺寸(active critical dimension)、多晶 矽的臨界尺寸(poly critical dimension)、柵極介電層的厚度(thickness of gate dielectric layer)、組成物、離子植入狀況等的制程變異都會影響集成電路裝置的驅動電 流(driving current)。同時，集成電路裝置的漏電流(leakage current)也會被所述這些 制程變異影響，所以制造出來的集成電路裝置的漏電流會有一分布范圍，而不是一個定值。 假如產品的漏電流的分布超過集成電路設計公司所定義的規范要求，則該產品會被認為有 11 ^Ιβ"1 (leakage failure)。然而，除非設計公司收到從半導體制造廠送來的包含他們的集成電路裝置的晶 圓，然后測試該晶圓，設計公司是無法預先知道他們的集成電路裝置是否有漏電流錯誤。當 設計公司知道時，往往是他們完成設計圖后幾個月后的事。換句話說，設計公司無法馬上知 道他們的設計圖是否會有漏電流錯誤，更不用說針對漏電流錯誤而修改設計圖。于是，本專利技術有感上述缺陷可以改善，因此提出一種設計合理且有效改善上述缺 陷的本專利技術。
技術實現思路
本專利技術的主要目的在于提供一種，其能夠 在集成電路設計實際地被半導體制造廠制造前，預先模擬集成電路設計的漏電流分布。為達上述目的，本專利技術提供一種，包括 步驟如下(a)、取得一個包含多個晶體管及多個電容的集成電路設計圖的電路描述文件 (netlist) ； (b)、分析該電路描述文件，以取得多個晶體管的尺寸及多個電容的尺寸，以及 取得每一個該晶體管的尺寸所對應的一晶體管的數目，與每一個該電容的尺寸所對應的一 電容的數目；(c)、取得一個用以制造所述這些晶體管及所述這些電容的制程的多個制程變 異范圍(process window) ； (d)、根據所述這些制程變異范圍，來將所述這些晶體管的尺寸 與所述這些電容的尺寸變化；(e)、模擬出每一個變化后的該晶體管的尺寸的一漏電流值， 模擬出每一個變化后的該電容的尺寸的一漏電流值，其中所述這些漏電流值是由一特別為 集成電路的模擬程序(SPICE)所模擬出；(f)、將每一個該晶體管的尺寸的漏電流值分別與 該尺寸所對應的晶體管的數目相乘，以及將每一個該電容的尺寸的漏電流值分別與該尺寸4所對應的電容的數目相乘；(g)、將所述這些相乘后的漏電流值做運算，以得到一總漏電流 值；(h)、重復步驟(d)至步驟(g)，以得到其他的多個總漏電流值；以及⑴、從所述這些總 漏電流值產生出一漏電流分布。由此，本專利技術的具有以下有益效果在集 成電路設計實際被制造前，由制程變異所造成的漏電流分布可預先被知道。因此如果漏電 流分布超過規范要求，集成電路設計圖可以立即修改而減少或改善漏電流錯誤。也就是說， 漏電流錯誤可以在設計公司內的設計時間就被檢視的，早于半導體制造廠內的制造階段。為使能更進一步了解本專利技術的特征及
技術實現思路
，請參閱以下有關本專利技術的詳細說 明及附圖，然而附圖僅供參考與說明用，并非用來對本專利技術加以限制。附圖說明圖1為本專利技術的第一個方法流程圖；圖2為本專利技術的晶體管尺寸及數目的表格示意圖；圖3為本專利技術的晶體管尺寸的變異情況的表格示意圖；圖4為本專利技術的第二個方法流程圖；圖5為本專利技術的第三個方法流程圖。主要元件附圖標記說明步驟SlOl 至 S115步驟S401 至 S409步驟S501 至 S50具體實施例方式請參閱圖1所示，本專利技術提出一個。該模 擬方法可應用在一集成電路的設計流程中，由此幫助工程師設計一個有較少漏電流錯誤的 集成電路設計圖(layout ofintegrated circuit device)。該模擬方式可借助于軟件的形 式來實施，或是軟件結合硬件的形式來實施。該模擬方法可以在單獨一臺電腦上執行，或是 在多臺互相交互作用的電腦上執行。借助于本實施例的模擬方法，一個集成電路設計圖可 能的漏電流錯誤可以在設計時間時，就被有效地估計出。請繼續參考圖1所示，本專利技術的的詳細流 程如下。步驟SlOl 首先，設計公司的設計者(或工程師)選擇一個集成電路設計圖，欲 借助于后續的步驟來評估其漏電流分布的情況。該集成電路設計圖顯示出組成集成電 路的晶體管、電容及內通道(interconnections)等元件的尺寸、形狀、方向、形式及位置 等。而集成電路設計圖通常會被轉換成一電路描述文件(netlist)，然后儲存至一數據庫 (database)中。電路描述文件以文字格式來記錄該集成電路設計圖，所以電路描述文件可 較輕易地被電腦分析。當工程師選擇完一個集成電路設計圖后，相對應的電路描述文件將 會從數據庫中取出，以進一步使用。步驟S103 接著，被取得的電路描述文件進一步地被分析，以分別地將集成電路 設計圖的晶體管及電容依據他們的尺寸而分類多個群組。擁有相同尺寸的晶體管會被分配至同一個群組中，而擁有相同尺寸的電容會被分配至同一個群組中。用來分類的晶體管及 電容的尺寸包括通道寬度(channel width)、通道長度(channel length)以柵極介電層 厚度(thickness of gate dielectric layer)等，所述這些尺寸可決定晶體管及電容的特 性及表現。請參閱圖2所示，一表格顯示出一部分的晶體管群組。每一個群組都包含信息 如下晶體管的數目及晶體管的尺寸。換句話說，在分析完電路描述文件后，多個晶體管的尺寸(寬度、長度及厚度)及 多個電容的尺寸將被取得。而所述這些晶體管的尺寸對應的晶體管的數目，以及所述這些 電容的尺寸對應的電容的數目也會同時被取得。也就是，晶體管及電容的尺寸相對于數目 (dimensionsversus count)的分布可被了角軍。步驟S105 然后，從設計公司的數據庫中，取得一個用以制造所選擇的集成電路 設計圖的制造流程的多個制造參數(processparameters)。所述這些制造參數原先是儲存 在一個半導體制造廠中，然后半導體制造廠提供給設計公司使用。所述這些制造參數包括 主動區域的臨界尺寸、多晶矽的臨界尺寸、柵極介電層的厚度等會影響晶體管及電容尺寸 的參數。由于所述這些制造參數在制造流程中，會在一范圍內變化，所以每一個制造參數都 具有一制程變異范圍(processwindow)，或稱為公差，也就是說制造參數具有一目標值及一 相對目標值的偏差值。步驟S107 取得所述這些制程參數的制程變異范圍后，依據所述這些制程變異范 圍及所述這些晶體管的尺寸及電容的尺寸來建立一制程裝置統計模型(process-device statistics) 0該制程裝置統計模型包含多個晶體管的尺寸及電容的尺寸的變異情況。也 本文檔來自技高網...

【技術保護點】
１．一種集成電路設計的漏電流分布的模擬方法，其特征在于，包括步驟如下：ａ、取得一個包含多個晶體管及多個電容的集成電路設計圖的電路描述文件；ｂ、分析該電路描述文件，以取得多個晶體管的尺寸及多個電容的尺寸，以及取得每一個該晶體管的尺寸所對應的一晶體管的數目，與每一個該電容的尺寸所對應的一電容的數目；ｃ、取得一個用以制造所述這些晶體管及所述這些電容的制程的多個制程變異范圍；ｄ、根據所述這些制程變異范圍，來將所述這些晶體管的尺寸與所述這些電容的尺寸變化；ｅ、模擬出每一個變化后的該晶體管的尺寸的一漏電流值，模擬出每一個變化后的該電容的尺寸的一漏電流值，其中所述這些漏電流值是由一特別為集成電路的模擬程序所模擬出；ｆ、將每一個該晶體管的尺寸的漏電流值分別與該尺寸所對應的晶體管的數目相乘，以及將每一個該電容的尺寸的漏電流值分別與該尺寸所對應的電容的數目相乘；ｇ、將所述這些相乘后的漏電流值做運算，以得到一總漏電流值；ｈ、重復步驟ｄ至步驟ｇ，以得到其他的多個總漏電流值；以及ｉ、從所述這些總漏電流值產生出一漏電流分布。

【技術特征摘要】

【專利技術屬性】
技術研發人員：呂一云，
申請(專利權)人：呂一云，
類型：發明
國別省市：71[中國|臺灣]