一種具有改進的邏輯單元的集成電路制造技術

本發明專利技術提供了具有改進的邏輯單元的集成電路。在一個實施方案中，提供了一種具有多個邏輯單元(LC)的集成電路，每個LC都包括：查找表，其具有LUT輸出端；和第一多路選擇器；其中，第一多路選擇器輸入端被連接到LC的第一輸入端，第二多路選擇器輸入端被連接到LUT輸出端，多路選擇器輸出端被連接到LC的第一輸出端，并且多路選擇器選擇端被連接到LC的第二輸入端，以便選擇傳遞在第一和第二多路選擇器輸入端出現的信號中的哪一個，通過把一個LC的第一輸入端鏈式耦合到另一個LC的第一輸出端，形成了一個WLUT鏈。

【技術實現步驟摘要】

本專利技術涉及ー種集成電路，尤其涉及現場可編程邏輯門陣列(FieldProgrammable Gate Array,簡稱 FPGA)邏輯單兀。
技術介紹
FPGA是ー種由FPGA用戶來指定其功能的集成電路。FPGA通常包括大量的邏輯單J Li o 圖I示出了ー種基本FPGA邏輯單元(logic cell，下稱LC)，其包括查找表(look-up table，即LUT) 102和D觸發器(DFF) 108。4輸入LUT 102被示出具有ー組配置存儲單元，共16個，其可以被配置或編程以用于計算任何4輸入的組合邏輯功能。請注意，這類編程電路的細節與本專利技術的類型無關，所以未在圖I中示出。LUT 102的輸出不僅僅直接連接到LC的輸出，而且還送入D觸發器108的D輸入端，D觸發器108的Q輸出可用作另ー個LC輸出。觸發器108還可以有時鐘使能(enable)端、置位(set)端和/或復位(reset)端，這些也沒有在圖中示出。在該邏輯単元內，可以提供多路選擇器(multiplexer，即MUX)及其它邏輯以便允許將觸發器的Q輸出端連接到LUT的某些輸入端。另外，邏輯單元的輸出信號可以經由ー些通用的互連網絡路由到邏輯單元的輸入端，以便構建任何給定的數字邏輯電路。這個基本邏輯單元在邏輯上是完整的。然而，需要有一種對于面積和時序更有效率和/或布局更友好的邏輯單元及其集成電路。
技術實現思路
因此，本專利技術的目的是提供一種新的LC，其可以被互連并編程來實現功能，并且面積和時間更有效率和/或布局更友好。根據第一方面，本專利技術提供了ー種具有多個邏輯単元的集成電路，所述多個邏輯單元中的姆ー個都包括第一輸入端、第二輸入端、多個第三輸入端、和第一輸出端；具有多個LUT輸入端的查找表，多個LUT輸入端分別連接到所述邏輯単元的所述多個第三輸入端；以及，LUT輸出端；第一多路選擇器，其具有第一多路選擇器輸入端、第二多路選擇器輸入端、選擇端和多路選擇器輸出端；其中，第一多路選擇器的第一多路選擇器輸入端被連接到第一輸入端，第一多路選擇器的第二多路選擇器輸入端被連接到LUT輸出端，第一多路選擇器的多路選擇器輸出端被連接到第一輸出端，而選擇端被連接到第二輸入端并且可用于選擇在第一多路選擇器輸入端和第二多路選擇器輸入端處出現的哪個信號通過第一多路選擇器；其中，通過把多個邏輯単元中的ー個的第一輸入端鏈式耦合到多個邏輯単元中的另ー個的第一輸出端而形成ー個WLUT (Wide LUT)鏈。根據第二方面，本專利技術提供了ー種具有至少ー個第一邏輯單元和ー個第二邏輯單元的集成電路，第一邏輯單兀包括具有LUT輸出端的LUT,具有第一電路輸入端和第二電路輸入端的電路，以及第一輸入端；其中，LUT的LUT輸出端被連接到第一電路輸入端,而第一輸入端被連接到第二電路輸入端；第二邏輯單元包括具有LUT輸出端的LUT，和第一輸出端，第一輸出端被連接到LUT輸出端； 第二邏輯單元的第一輸出端被連接到第一邏輯單元的第一輸入端，由此形成了一個伙伴邏輯。根據第三方面，提供了ー種具有多個邏輯単元的集成電路。所述多個邏輯單元中的姆ー個都包括第一輸入端、第二輸入端、第三輸入端、多個第四輸入端、第一輸出端和第二輸出端;LUT，具有多個分別連接到多個第四輸入端的LUT輸入端；以及LUT輸出端；第一多路選擇器，其具有第一多路選擇器輸入端、第二多路選擇器輸入端、多路選擇器選擇端和多路選擇器輸出端；其中，第一多路選擇器的第一多路選擇器輸入端被連接到第一輸入端，第一多路選擇器的第二多路選擇器輸入端被連接到第三輸入端，并且多路選擇器選擇端可以被編程讓第一多路選擇器傳遞在第一多路選擇器的第一多路選擇器輸入端和第二多路選擇器輸入端出現的兩個信號中的任意一個；第二多路選擇器，其具有第一多路選擇器輸入端、第二多路選擇器輸入端、多路選擇器選擇端和多路選擇器輸出端；其中，第二多路選擇器的第一多路選擇器輸入端被連接到第一多路選擇器的多路選擇器輸出端，第二多路選擇器的第二多路選擇器輸入端被連接到LUT輸出端，第二多路選擇器的多路選擇器選擇端被連接到第二輸入端，并且第二多路選擇器的多路選擇器輸出端被連接到第一輸出端；電路，其具有第一電路輸入端、第二電路輸入端和電路輸出端；其中，第一電路輸入端被連接到LUT輸出端，第二電路輸入端被連接到第三輸入端；第三多路選擇器，其具有第一多路選擇器輸入端、第二多路選擇器輸入端、第三多路選擇器輸入端、多路選擇器選擇端和多路選擇器輸出端；其中，第三多路選擇器的第一多路選擇器輸入端被連接到LUT輸出端，第三多路選擇器的第二多路選擇器輸入端被連接到第二多路選擇器的多路選擇器輸出端，第三多路選擇器的第三多路選擇器輸入端被連接到所述電路的電路輸出端，并且多路選擇器選擇端可以被編程以傳遞在第三多路選擇器的第一、第二和第三多路選擇器輸入端處出現的任意ー個信號。本專利技術的上述及其他目的、特征和優點將通過參考附圖說明的下述詳細說明變得明顯，其中，同樣的附圖標記表示相同的或類似的元件。附圖說明圖I示意了包括LUT和D觸發器的基本邏輯單元；圖2示意了根據本專利技術的第一實施方案的邏輯單元；圖3示意了根據本專利技術的第二實施方案的邏輯單元；圖4示意了由圖2中所示的若干邏輯單元形成的WLUT鏈；圖5示意了由圖4的WLUT鏈形成的5輸入LUT(LUT5)；圖6示意了由圖4的WLUT鏈形成的總線多路選擇器；圖7示意了基本邏輯塊中的邏輯單元之間的互連示例；圖8示意了根據本專利技術的第三實施方案的邏輯單元；圖9示意了根據本專利技術的第四實施方案的邏輯單元；圖10示意了由圖8中所示的若干邏輯單元形成的伙伴邏輯；圖11示意了由圖8中所示的若干邏輯單元形成的另ー種伙伴邏輯；圖12示意了由圖8中所示的若干邏輯單元形成的又ー個伙伴邏輯；圖13示意了用圖10中所示的伙伴邏輯形成的32位解碼器；圖14示意了在基本邏輯塊內用來形成32位解碼器的LC布局；圖15示意了怎樣用具有2選I多路選擇器的伙伴邏輯從兩個LC構建ー個LUT5 ；圖16示意了根據本專利技術的第五實施方案的邏輯單元；圖17示意了根據本專利技術的第六實施方案的邏輯單元；以及圖18示意了用來在基本邏輯塊內形成32位解碼器和WLUT鏈的伙伴LC的混合布局模式。具體實施例方式請注意，在下面即將討論的附圖中，每個LC都會有或多或少的類似元件，并且圖中各處功能基本相同的元件用類似的編號予以標記，每個標號的最后ー個數字都是相同的。圖2示意了根據本專利技術的第一實施方案的邏輯單元。如圖2所示，邏輯單元200包括4輸入端的LUT 202、第一多路選擇器204、第二多路選擇器206和D觸發器208。邏輯單元包括四個輸入端ta0、tal、ta2和ta3，它們也是LUT 210的輸入端。該邏輯單元還包括兩個輸入端，即tsel和wlutin,以及三個輸出端，即wlutout、regout和combout。LUT 202有ー個輸出端。LUT 202可以執行四變量的任何功能。第一多路選擇器204有兩個數據輸入端，即輸入端0和輸入端I ;輸出端；以及選擇端。多路選擇器204的輸入端0被連接到LUT 202的輸出端；輸入端I被連接到輸入端wlutin ;選擇端被連接到輸入端tsel，并且可用來選擇輸出多路選擇器204的兩個輸入中的本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.ー種集成電路，具有至少ー個第一邏輯單元和ー個第二邏輯單元， 第一邏輯單元(800，900)包括具有LUT輸出端的LUT (802，902)，具有第一電路輸入端和第二電路輸入端的電路(803，905)，和第一輸入端(Iutin);其中，LUT的LUT輸出端被連接到第一電路輸入端，而且第一輸入端被連接到第二電路輸入端； 第二邏輯單元(800，900)包括LUT(802，902)，其具有LUT輸出端和第一輸出端(Iutout),第一輸出端被連接到LUT輸出端； 第二邏輯單元的第一輸出端被連接到第一邏輯單元的第一輸入端，由此形成了ー個伙伴邏輯。2.根據權利要求I的集成電路，其中，第一邏輯單元(1120)具有第一輸出端(dlutout)，其被連接到第一邏輯單元的電路(1123)的電路輸出端；第二邏輯單元(1130)具有第一輸入端(ulutin)，其被連接到第一邏輯單元的第一輸出端以便將第一邏輯單元的電路輸出送入第二邏輯單元。3.根據權利要求I的集成電路，其中，所述集成電路包括第三邏輯單元(1210)，所述第三邏輯單元包括第一輸出端(dlutout)和具有LUT輸出端的LUT;在第三邏輯單元內，所述LUT輸出端被連接到第一輸出端；第一邏輯單元(1220)具有第二輸入端(ulutin)，電路具有第三電路輸入端，其被連接到第一邏輯單元的第二輸入端；第一邏輯單元的第二輸入端被連接到第三邏輯單元的第一輸出端。4.根據權利要求I的集成電路,其中，集成電路包括FPGA。5.根據權利要求I的集成電路，其中，所述電路從包括與門、...

【專利技術屬性】
技術研發人員：李楓峰，周文，
申請(專利權)人：雅格羅技北京科技有限公司，
類型：發明
國別省市：