基于PNPN結(jié)構(gòu)的SRAM電路及其讀寫方法技術(shù)

本發(fā)明專利技術(shù)提供了一種基于PNPN結(jié)構(gòu)的SRAM電路，包括多條位線、多條字線、分別與每一條位線以及每一條字線相連的多個存儲器單元、串聯(lián)在每一條位線輸入端的多個電位控制器件、串聯(lián)在每一條位線輸出端的多個反相器，其特征在于，存儲器單元為PNPN二極管結(jié)構(gòu)的雙端器件。本發(fā)明專利技術(shù)的基于PNPN結(jié)構(gòu)的SRAM，由于采取PNPN二極管作為存儲器單元，占用面積小、功耗低，有利于SRAM的大規(guī)模集成及電路整體性能的提高。由于PNPN二極管獨特的反轉(zhuǎn)特性，控制兩端電壓差就能方便改寫存儲器單元存儲的邏輯值，SRAM寫入操作快、錯誤率低。此外，由于在位線輸入端連接有電阻或MOSFET，輸出端連接有反相器，SRAM電路讀取速度快。

【技術(shù)實現(xiàn)步驟摘要】

本專利技術(shù)涉及一種半導(dǎo)體集成電路器件及其讀寫方法，特別是涉及一種基于PNPN結(jié)構(gòu)的SRAM電路及其讀寫方法。
技術(shù)介紹
當前廣泛使用的存儲器通常是基于金屬-氧化物-半導(dǎo)體場效應(yīng)管(MOSFET)的，因此簡稱為MOS存儲器。MOS存儲器最主要的產(chǎn)品是隨機存取存儲器(RAM)，一般分為隨機存取存儲器(DRAM)和靜態(tài)隨機存取存儲器(SRAM)。SRAM靠雙穩(wěn)態(tài)電路存儲信息，不需要刷新，工作速度快，適合用于高速緩沖存儲器。現(xiàn)有的SRAM—般由多個晶體管交叉耦合構(gòu)成，例如采用6管、8管或9管單元作為 其存儲單元，集成度低、功耗大。新型的薄膜電容耦合晶閘管(TCCT)雖然晶體管數(shù)量減少、面積減小，但依然是一種三端器件，功耗也并未大幅度降低，因此也不利于集成。另一種新型的存儲單元是基于PNPN結(jié)構(gòu)的兩端存儲單元，其可以高密度集成且制造簡單、成本低廉，因此是未來SRAM發(fā)展方向。但是由于其是兩端器件，與現(xiàn)有的晶體管三端器件的電學特性不同，其外圍讀寫控制邏輯也將發(fā)生重大變化，現(xiàn)有的SRAM讀寫電路已經(jīng)無法適用于新型的存儲單元。總而言之，需要改進SRAM讀寫電路以適應(yīng)新型的集成度高的PNPN結(jié)構(gòu)的存儲器單元。
技術(shù)實現(xiàn)思路
因此，本專利技術(shù)的目的在于提供一種基于PNPN結(jié)構(gòu)的SRAM電路及其讀寫方法，以提高SRAM集成度、降低功耗。本專利技術(shù)提供了一種基于PNPN結(jié)構(gòu)的SRAM電路，包括多條位線、多條字線、分別與每一條位線以及每一條字線相連的多個存儲器單元、串聯(lián)在每一條位線輸入端的多個電位控制器件、串聯(lián)在每一條位線輸出端的多個反相器，其特征在于，所述存儲器單元為PNPN二極管結(jié)構(gòu)的雙端器件。其中，所述PNPN 二極管結(jié)構(gòu)的雙端器件具有正向阻斷和正向?qū)▋煞N雙穩(wěn)狀態(tài)。其中，所述電位控制器件為電阻或M0SFET。其中，當PNPN 二極管兩端電壓差大于等于正向?qū)妷呵倚∮诘扔谡蜣D(zhuǎn)折電壓時，存儲器單元保持其存儲的邏輯信號。本專利技術(shù)還提供了一種基于PNPN結(jié)構(gòu)的SRAM電路的寫入方法，包括選擇與待寫入的存儲器單元相連的位線；選擇與待寫入的存儲器單元相連的字線；調(diào)整所述位線與字線之間的電壓差，使得由PNPN 二極管構(gòu)成的存儲器單元完成邏輯I或邏輯O的寫入。其中，升高位線端電壓且降低字線端電壓，使位線與字線電壓差大于PNPN 二極管的正向轉(zhuǎn)折電壓，使得PNPN 二極管進入邏輯I狀態(tài)。其中，降低位線端電壓且升高字線端電壓，使位線與字線電壓差小于PNPN 二極管的正向?qū)妷海沟肞NPN 二極管進入邏輯O狀態(tài)。其中，所述位線的輸入端串聯(lián)有M0SFET，當寫入操作時，MOSFET保持開啟。本專利技術(shù)還提供了一種基于PNPN結(jié)構(gòu)的SRAM電路的讀取方法，包括選擇與待讀取的存儲器單元相連的位線，并保持該位線電壓；選擇與待讀取的存儲器單元相連的字線，降低該字線電壓；通過與該位線輸出端串聯(lián)的反相器讀出存儲的信息。其中，所述位線輸入端串聯(lián)有M0SFET，當讀取操作時，MOSFET關(guān)斷。依照本專利技術(shù)的基于PNPN結(jié)構(gòu)的SRAM，由于采取了兩端器件PNPN 二極管作為存儲器單元，占用面積小、功耗低，有利于SRAM的大規(guī)模集成以及電路整體性能的提高。由于PNPN 二極管獨特的反轉(zhuǎn)特性，控制兩端電壓差就能方便改寫存儲器單元存儲的邏輯值，SRAM寫入操作快、錯誤率低。此外，由于在位線輸入端連接有電阻或NMOS或PMOS的電位控制器件，輸出端連接有反相器，SRAM電路讀取速度快。本專利技術(shù)所述目的，以及在此未列出的其他目的，在本申請獨立權(quán)利要求的范圍內(nèi)得以滿足。本專利技術(shù)的實施例限定在獨立權(quán)利要求中，具體特征限定在其從屬權(quán)利要求中。·附圖說明以下參照附圖來詳細說明本專利技術(shù)的技術(shù)方案，其中圖IA及IB顯不了依照本專利技術(shù)Iv實施例的基于PNPN結(jié)構(gòu)SRAM的電路不意圖；圖2顯示了依照本專利技術(shù)的PNPN結(jié)構(gòu)存儲器單元的電流特性圖；圖3及圖4顯示了依照本專利技術(shù)的PNPN結(jié)構(gòu)存儲器單元位線端的電流時序變化圖；圖5A至顯示了依照本專利技術(shù)的多個PNPN結(jié)構(gòu)存儲器單元的讀寫控制時序圖；圖6顯不了依照本專利技術(shù)另Iv實施例的基于PNPN結(jié)構(gòu)SRAM的電路不意圖；以及圖7顯示了圖6所示PNPN結(jié)構(gòu)存儲器單元讀寫控制時序圖。附圖標記BLl BL2 BLx BL (m_l) BLm 多條位線Rl R2 Rx R(m_l)Rm與位線相連的多個電阻NMOSl NM0S2 NMOSx NMOS (m_l) NMOSm 與位線相連的多個 NMOSINVl INV2 INVx INV (m_l) INVm與位線相連的多個反相器WLl WL2 WLy WL (n_l) WLn 多條字線Cell_xy與第x條位線和第y條字線相連的PNPN存儲器單元具體實施例方式以下參照附圖并結(jié)合示意性的實施例來詳細說明本專利技術(shù)技術(shù)方案的特征及其技術(shù)效果，公開了方法。需要指出的是，類似的附圖標記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或工藝步驟。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或工藝步驟的空間、次序或?qū)蛹夑P(guān)系。參照圖1A，顯示了依照本專利技術(shù)一個實施例的基于PNPN結(jié)構(gòu)SRAM的電路示意圖，包括一個m行η列的mXn的SRAM陣列,可以存儲mXn個字節(jié)(byte),其中還包含BL1、BL2、BLx、BL(m-l)、BLm 等多條位線，以及 WL1、WL2、WLy、WL (n-1)、WLn 等多條字線，Cell_xy 為與第X條位線BLx和第y條字線WLy相連的PNPN結(jié)構(gòu)的存儲器單元。此外，每條位線BLx的輸入端連接有例如為電阻Rx的電位控制器件用于控制信號延遲以及信號電平，以及輸出端連接有反相器INVx以作為緩沖和放大。圖IB為存儲器單元Cell_xy的局部放大示意圖，其中存儲器單元包含四個交叉設(shè)置的摻雜區(qū)域，分別為第一導(dǎo)電類型P與第二導(dǎo)電類型N(也即構(gòu)成PNPN 二極管，屬于晶閘管的一種)，存儲器單元與位線BLx相連的端口稱為A端，與字線WLy相連的端口稱為C端。圖2為圖I中存儲器單元Cell_xy的電流-電壓特性曲線圖，可見當A、C兩端之間的電壓(也即位線BL與字線WL之間的電壓差，VAC = VBLx-VffLy) VAC維持在保持電壓V_hold(V0 <= V_hold <= Vbf, VO為PNPN 二極管的正向?qū)妷海琕bf為PNPN 二極管的正向折轉(zhuǎn)電壓)時，存儲器單元具有兩個不同的電流狀態(tài)，將電流值大的正向?qū)顟B(tài)定義為“I”態(tài)也即邏輯1，將電流值小的正向阻斷狀態(tài)定義為“O”也即邏輯O。對于SRAM存儲器單元，只要位線BLx和字線WLy加載的電壓恒定不變，也即兩者之間的電壓差、PNPN結(jié)構(gòu)AC兩端電壓差VAC恒定不變，例如維持在保持電壓V_hold，存儲器單元就能恒定保存“I”或“O”的邏輯信號。 對存儲器單元寫入的操作可以通過控制字線與位線之間的電位差來實現(xiàn)，也即控制存儲器單元AC兩端的電壓差，使得PNPN 二極管處于正向阻斷和正向?qū)ǖ牟煌瑺顟B(tài)，從而產(chǎn)生不同的邏輯信號。具體地,對Cell_xy寫入“I”,是首先選擇單元對應(yīng)的位線BLx和字線WLy,然后通過將位線BLx的輸入端電位升高，字線WLy的輸入端的電位降低，使得存儲單元兩端電壓VAC (V本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種基于PNPN結(jié)構(gòu)的SRAM電路，包括多條位線、多條字線、分別與每一條位線以及每一條字線相連的多個存儲器單元、串聯(lián)在每一條位線輸入端的多個電位控制器件、串聯(lián)在每一條位線輸出端的多個反相器，其特征在于，所述存儲器單元為PNPN二極管結(jié)構(gòu)的雙端器件。

【技術(shù)特征摘要】
1.一種基于PNPN結(jié)構(gòu)的SRAM電路，包括多條位線、多條字線、分別與每一條位線以及每一條字線相連的多個存儲器單元、串聯(lián)在每一條位線輸入端的多個電位控制器件、串聯(lián)在每一條位線輸出端的多個反相器，其特征在于，所述存儲器單元為PNPN 二極管結(jié)構(gòu)的雙端器件。2.如權(quán)利要求I的基于PNPN結(jié)構(gòu)的SRAM電路，其中，所述PNPN二極管結(jié)構(gòu)的雙端器件具有正向阻斷和正向?qū)▋煞N雙穩(wěn)狀態(tài)。3.如權(quán)利要求I的基于PNPN結(jié)構(gòu)的SRAM電路，其中，所述電位控制器件為電阻或MOSFET。4.如權(quán)利要求I的基于PNPN結(jié)構(gòu)的SRAM電路，其中，當PNPN二極管兩端電壓差大于等于正向?qū)妷呵倚∮诘扔谡蜣D(zhuǎn)折電壓時，存儲器單元保持其存儲的邏輯信號。5.—種權(quán)利要求I的SRAM電路的寫入方法,包括 選擇與待寫入的存儲器單元相連的位線； 選擇與待寫入的存儲器單元相連的字線； 調(diào)整所述位線與字線之間的...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：童小東，梁擎擎，
申請(專利權(quán))人：中國科學院微電子研究所，
類型：發(fā)明
國別省市：