抗輻射SRAM時序控制電路及時序處理方法技術

本發明專利技術公開了一種抗輻射SRAM時序控制電路及時序處理方法，用于解決現有抗輻射SRAM時序控制電路在輻射環境下可靠性差的技術問題。技術方案是在存儲器陣列中增加一行一列存儲單元來跟蹤存儲器關鍵信號線包括字線和位線的狀態，每次存儲器讀寫操作都選中跟蹤單元的行和列，將跟蹤單元的字線和位線的狀態反饋給時序控制單元。時序控制單元依據反饋信號及輸入時鐘產生SRAM的內部時序控制信號，實現數據的寫入和讀出。由于采用存儲單元跟蹤技術，整個時序完全依賴于存儲器自身的速度變化自動調節。基于SRAM時序控制電路的時序處理方法使得SRAM在受輻射影響內部電路工作速度的情況下仍然能夠產生正確的時序信號，避免了誤操作。

【技術實現步驟摘要】

本專利技術涉及ー種SRAM時序控制電路，特別是涉及ー種抗輻射SRAM時序控制電路，還涉及采用這種抗輻射SRAM時序控制電路的時序處理方法。
技術介紹
靜態隨機存儲器(Static Random Access Memory, SRAM)由于具有功耗小速度高的特點，在空間科學和核科學
，被廣泛用作航空航天電子系統、核檢測儀器儀表、高能物理實驗及醫學成像系統的信息存儲設備。在這些應用環境中存在眾多的宇宙射線或高能粒子，半導體器件易受這些粒子的輻射產生各種輻射效應，包括非電離輻射效應和電離輻射效應。總劑量電離輻射效應是電離輻射效應的ー種，它通過電離作用在半導體電路的電介質中引入額外的電子空穴對。在電場的作用下電子會移向導體/半導體，留下空穴在電介質和導體/半導體界面，隨著時間的增加，這種效應可以被積累，從而嚴重影響集成電路的工作。總劑量電離輻射效應通常會導致MOS管的閾值電壓和電流-電壓曲線發生改變，此外還會使寄生的NMOS器件不能完全截止，產生較大漏電流。這將使得SRAM中器件的翻轉速度和延時發生變化，導致SRAM內部時序的可控性變差，從而影響SRAM動作的準確性和可靠性。SRAM主要由一個存儲陣列和外圍譯碼器、預充電単元、數據選擇単元、數據輸入輸出單元以及內部時序產生電路組成。文獻I “張小平，雷天民，楊松，陳仁生，CMOS集成電路的抗輻射設計，微電子學與計算機，2003年増刊”中描述了現有抗輻射集成電路的設計方法，通過環形NMOS版圖和P型保護環隔離來減小器件內和器件之間的漏電流，而通過選取柵氧化層較薄的エ藝來降低輻射對MOS管閾值的影響，采用普通的SRAM內部時序設計方法進行抗福射電路設計。文獻2“David A. Hodges et al,數字集成電路分析與設計-深亞微米エ藝，北京電子エ業出版社，2005”給出了現有的SRAM內部時序處理方法。常用的是以時鐘信號和已產生的時序信號為基準，采用延時單元產生控制數據輸入/輸出、字線、位線的時序信號。此外，文獻2還公開了一種采用復制位線跟蹤位線的操作來實現輸出靈敏放大器控制的方法，但其余時序信號仍需要借助延時單元產生。現有抗輻射SRAM設計技術存在以下缺陷1)對于輻射引起的電路速度的變化依賴于先進的具有薄的柵氧化層的エ藝技術；2)使用環柵技術的晶體管面積較大，導致晶體管柵電容増加，電路的速度降低，功耗增大；3)內部時序控制不能完全由存儲器內部工作狀態觸發，依賴于延時單元設計的精度，而輻射環境下電路的工作速度會發生變化，因而易導致誤操作。
技術實現思路
為了克服現有抗輻射SRAM時序控制電路在輻射環境下可靠性差的不足，本專利技術提供一種抗輻射SRAM時序控制電路。該控制電路在存儲器陣列中增加一行一列存儲單元來跟蹤存儲器關鍵信號線包括字線和位線的狀態，毎次存儲器讀寫操作都選中跟蹤單元的行和列，將跟蹤単元的字線和位線的狀態反饋給時序控制單元。時序控制単元依據反饋信號及輸入時鐘產生SRAM的內部時序控制信號，實現數據的寫入和讀出。由于采用存儲單元跟蹤存儲器關鍵信號線中字線和位線的狀態，將跟蹤結果返回到時序控制単元，整個時序完全依賴于存儲器自身的速度變化自動調節，能夠容忍輻射引起的電路工作速度變化對SRAM時序產生以及對位線預充、數據寫入、數據讀出等關鍵操作的速度的影響。基于SRAM時序控制電路的時序處理方法可以使SRAM在受輻射影響內部電路工作速度的情況下仍然能夠產生正確的時序信號，避免出現誤操作。本專利技術還提供采用上述抗輻射SRAM時序控制電路的時序處理方法。本專利技術解決其技術問題所采用的技術方案是一種抗輻射SRAM時序控制電路，包括存儲器陣列，其特點是還包括一行和一列跟蹤存儲單元，一行跟蹤存儲單元連接跟蹤字線LWL_TRACK，一列跟蹤存儲單元連接跟蹤位線BL_TRACK和BLB_TRACK。任意一行字線有效時，跟蹤字線LWL_TRACK同時有效。當任意選中的存儲單元進行讀寫操作吋，跟蹤列上對應的存儲單元也會同時執行讀寫操作。在向存儲陣列寫數據時，跟蹤列上固定寫入數據0，否則需要同時檢測O和I兩種狀態。當跟蹤列輸出數據D0_TRACK為O吋，認為數據已寫至位線，如果此時跟蹤字線LWL_TRACK為1，則數據寫入存儲單元。在從存儲陣列讀數時，跟蹤列輸出D0_TRACK為O吋，則認為實際要讀出的存儲單元的數據已經穩定并可以進行鎖存操作。一種采用上述抗輻射SRAM時序控制電路的時序處理方法，其特點是包括以下步驟復位時，存儲器的所有列被選中，預充信號有效，對存儲器所有位線進行充電和平衡操作，使位線處于邏輯I狀態。讀操作時序中，正常譯碼，關閉預充信號釋放位線，打開相應字線和跟蹤字線，使存儲單元數據讀出。當跟蹤位線壓差可讀時，向時序控制器反饋ー個信號，這時時序控制器就產生關閉字線的信號。待跟蹤字線也處于關閉狀態時，打開預充電路使位線再次恢復為邏輯I狀態。寫操作時序中，正常譯碼，關閉預充信號釋放位線，驅動待寫數據至位線，并打開字線使數據寫入。由于片內連線和驅動譯碼等電路的延時，字線并不能立刻響應。待跟蹤位線上已寫入數據并且跟蹤字線處于打開狀態后，控制器產生關斷字線的信號。待跟蹤字線關斷后，關斷數據寫入通路，打開預充電路，使位線恢復為邏輯I狀態。本專利技術的有益效果是該控制電路在存儲器陣列中増加一行一列存儲單元來跟蹤存儲器關鍵信號線包括字線和位線的狀態，毎次存儲器讀寫操作都選中跟蹤單元的行和列，將跟蹤単元的字線和位線的狀態反饋給時序控制單元。時序控制単元依據反饋信號及輸入時鐘產生SRAM的內部時序控制信號，實現數據的寫入和讀出。由于采用存儲單元跟蹤存儲器關鍵信號線中字線和位線的狀態，將跟蹤結果返回到時序控制単元，整個時序完全依賴于存儲器自身的速度變化自動調節，能夠容忍輻射引起的電路工作速度變化對SRAM時序產生以及對位線預充、數據寫入、數據讀出等關鍵操作的速度的影響。基于SRAM時序控制電路的時序處理方法使得SRAM在受輻射影響內部電路工作速度的情況下仍然能夠產生正確的時序信號，避免了誤操作。下面結合附圖和實施例對本專利技術作詳細說明。附圖說明圖I是本專利技術抗輻射SRAM時序控制電路框圖。圖2是本專利技術抗輻射SRAM的讀操作時序圖。圖3是本專利技術抗輻射SRAM的寫操作時序圖。圖4是本專利技術抗輻射SRAM時序控制電路中SRAM時序控制信號產生電路的拓撲結構圖。具體實施例方式以下實施例參照圖I 4。本專利技術抗輻射SRAM時序控制電路在存儲器陣列中増加一行和一列跟蹤存儲單元11及其相應譯碼及存取電路12來跟蹤字線和位線的狀態。設置行譯碼和列選擇電路使得存儲器的毎次操作都選中這一行一列的跟蹤存儲單元，然后以這一行一列存儲單元的字線和輸出結果作為反饋產生其他時序信號。所増加的一行跟蹤存儲單元連接跟蹤字線LWL_TRACK，所増加的一列跟蹤存儲單元連接跟蹤位線BL_TRACK和BLB_TRACK。任意一行字線有效時，跟蹤字線LWL_TRACK也同時有效，因此跟蹤字線代表了字線使能到任意一個字線選中的最大延時。當任意選中的存儲單元進行讀寫操作吋，跟蹤列上對應的存儲單元也會同時執行讀寫操作，因此跟蹤列能夠反應出讀寫操作所需時間。在向存儲陣列寫數據時，跟蹤列上固定寫入數據“O”以簡化檢測電路，否則需要同時本文檔來自技高網...

【技術保護點】
一種抗輻射SRAM時序控制電路，包括存儲器陣列，其特征在于還包括一行和一列跟蹤存儲單元，一行跟蹤存儲單元連接跟蹤字線LWL_TRACK，一列跟蹤存儲單元連接跟蹤位線BL_TRACK和BLB_TRACK；任意一行字線有效時，跟蹤字線LWL_TRACK同時有效；當任意選中的存儲單元進行讀寫操作時，跟蹤列上對應的存儲單元也會同時執行讀寫操作；在向存儲陣列寫數據時，跟蹤列上固定寫入數據0，否則需要同時檢測0和1兩種狀態；當跟蹤列輸出數據DO_TRACK為0時，認為數據已寫至位線，如果此時跟蹤字線LWL_TRACK為1，則數據寫入存儲單元；在從存儲陣列讀數時，跟蹤列輸出DO_TRACK為0時，則認為實際要讀出的存儲單元的數據已經穩定并可以進行鎖存操作。

【技術特征摘要】

【專利技術屬性】
技術研發人員：魏曉敏，高德遠，魏廷存，陳楠，高武，鄭然，王佳，胡永才，
申請(專利權)人：西北工業大學，
類型：發明
國別省市：