本發明專利技術提供了一種基于埋層N型阱的異質結1T-DRAM結構及其制備方法，有效增大了體區與埋層N型阱之間、體區與源區之間的孔穴勢壘，從而有效增大1T-DRAM單元的體電勢的變化范圍，進而有效增大其閾值電壓的變化范圍，使得讀出的信號電流變大，即增大了信號裕度（margin）。同時，由于增大了體區與埋層N型阱之間、體區與源區之間的孔穴勢壘，有效減小了體區與埋層N型阱之間、體區與源區之間的漏電流，增大了1T-DRAM的保留時間。另外，由于采用窄禁帶的SiGe作為體區層和漏區，有效增大碰撞電離效應，以增大體區孔穴產生速率，增大1T-DRAM單元的讀寫速率。
【技術實現步驟摘要】
本專利技術涉及一種IT-DRAM結構及其制備方法，尤其涉及一種基于埋層N型阱的異質結IT-DRAM結構及其制備方法。
技術介紹
隨著半導體集成電路器件特征尺寸的不斷縮小，傳統1T/1C嵌入式DRAM單元為了獲得足夠的存儲電容量(一般要求30fF/cell),其電容制備工藝(stack capacitor或者deep-trench capacitor)將越來越復雜,并且與邏輯器件工藝兼容性越來越差。因此,與邏輯器件兼容性良好的無電容DRAM (Capacitorless DRAM)將在VLSI中高性能嵌入式DRAM領域具有良好發展前景。其中 lT_DRAM(one transistor dynamic random access memory)因其cell尺寸只有4F2而成為目前無電容DRAM的研究熱點。 IT-DRAM 一般為一個SOI浮體(floating body) NM0SFET晶體管或者帶埋層N型阱的NM0SFET晶體管，當對其體區充電，即體區孔穴的積累來完成寫“1”，這時由于體區孔穴積累而造成襯底偏置效應，導致晶體管的閾值電壓降低。當對其體區放電，即通過體漏PN結正偏將其體區積累的孔穴放掉來完成寫“0”，這時襯底效應消失，閾值電壓恢復正常。而讀操作是讀取該晶體管開啟狀態時的源漏電流，由于“I”和“0”狀態的閾值電壓不同，兩者源漏電流也不一樣，當較大時即表示讀出的是“1”，而較小時即表示讀出的是“O”。IT-DRAM的工作特性在以下論文中有詳細描述Ohsawa， T. ; et al. Memorydesign using a one~transistor gain cell on SOI，Solid-State Circuits， IEEEJournal, Nov 2002，Volume: 37 Issue: 11 ， page: 1510 - 1522。根據寫“I”操作方法的不同，IT-DRAM可以分為兩類，一類采用晶體管工作于飽和區時通過碰撞電離(impact-ionization)在體區積累孔穴,一類采用GIDL效應使體區積累孔穴。采用碰撞電離效應的IT-DRAM是目前IT-DRAM的研究熱點。但是，目前常規的帶埋層N型阱的NM0SFET晶體管IT-DRAM結構還需要在以下幾方面做進一步改善以提高性能 1、體區電勢受體區與埋層N型阱的孔穴勢壘、體區與源的孔穴勢壘限制，由于常規硅半導體禁帶寬度有限，體電勢的變化受到限制，閾值電壓的變化較小(一般只有0. 3V左右)，這使得讀出的信號電流較小； 2、在該IT-DRAM工作時，埋層N型阱需要接正電壓，以使P型體區和埋層N型阱所形成的PN結反偏，但其必然具有一個PN結反偏電流，從而造成體區積累的孔穴流失，因此，需盡量減小該反偏電流。同理，也需盡量減小體區與源的漏電流，以提高IT-DRAM的保留時間(retention time)。3、增大碰撞電離效應，以增大體區孔穴產生速率,增大IT-DRAM單元的讀寫速率。
技術實現思路
針對上面描述的目前常規的帶埋層N型阱的NM0SFET晶體管IT-DRAM結構所需要進一步改善的三個方面，從能帶工程出發，提出一種埋層N型阱和源區采用寬禁帶的半導體材料，而體區和漏區采用窄禁帶的半導體材料，即采用異質結的方法來改善常規IT-DRAM的性能，并提出其制備方法 其中，體區和漏區采用比Si的禁帶寬度窄的鍺硅(SiGe)，以增大碰撞電離效應，從而增大體區孔穴產生速率，增大IT-DRAM單元的讀寫速率。對于體阱、體源PN結，為了增大孔穴勢壘，從理論上講，如果用比SiGe的禁帶更寬的能帶工程材料就可以實現。同時，為了不影響NMOS的閾值電壓，該寬禁帶材料的導帶需要和硅的相同或相近，即只需要價帶比SiGe更低，碳化硅(SiC)就具有這個特性。·本專利技術第一個目的是提供一種基于埋層N型阱的異質結IT-DRAM結構，包括底層硅、位于所述底層硅上方的埋層N型阱層、和位于所述埋層N型阱層上方的頂層硅；還包括有柵極和位于柵極兩側的淺溝槽，所述柵極位于所述頂層硅的上表面，所述淺溝槽上表面與所述頂層硅上表面處于同一平面，所述淺溝槽下底面位于所述埋層N型阱中；所述柵極與淺溝槽之間的體區層中分別為源區和漏區。其中，所述頂層硅包括P型SiGe層，所述源區材質為N+型SiC，所述漏區材質為N+型SiGe，所述埋層N型阱層材質為N型SiC。本專利技術上述的異質結IT-DRAM結構，所述埋層N型阱層和/或源區中，碳的摩爾含量優選為0. 01% 10%。本專利技術上述的異質結IT-DRAM結構，所述埋層N型阱層厚度優選為> IOnm0本專利技術上述的異質結IT-DRAM結構，所述頂層硅上方還可以包括位于所述柵極下方的P型硅薄層，或還包括位于所述柵極和所述P形硅薄層之間的柵氧化層。本專利技術上述的異質結IT-DRAM結構，所述P型SiGe層和所述漏區中，Ge的摩爾含量優選為0. I 100%。本專利技術上述的異質結IT-DRAM結構，所述P型SiGe層厚度彡30nm。本專利技術上述的異質結IT-DRAM結構，所述源區厚度為所述P型SiGe層厚度的1/5 4/5。本專利技術上述的異質結IT-DRAM結構，所述柵極兩側還包括側墻，所述源區可以從所述淺溝槽延伸至側墻下方，或延伸至側墻外邊緣。所述外指的是以柵極中心軸為中心，指向淺溝槽的方向。所述漏區可以由淺摻雜區和重摻雜區組成，但也可以不包括淺摻雜區。同樣地，所述源區與柵極之間也可以存在淺摻雜區，該淺摻雜區材質也可以是N+型 SiGe。本專利技術第二個目的是提供一種制備如上述基于埋層N型阱的異質結IT-DRAM結構的方法，步驟包括 步驟1，提供底層硅；在所述底層硅上生成N型SiC層；在所述N型SiC層上方生成P型SiGe層；還可以在所述P型SiGe層上方再生成一薄層P型硅； 步驟2，制備淺溝槽，并使所述淺溝槽下底面位于所述N型SiC層中； 步驟3，在相鄰兩個淺溝槽之間制備柵極； 步驟4，光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層(或薄層P型硅)，在柵極一側形成第一開口，使柵極與所述柵極一側的淺溝槽之間的P型SiGe層((或薄層P型硅))暴露出來，通過第一開口對暴露出的P型SiGe層(和(或薄層P型硅))進行刻蝕，但不刻蝕至所述N型SiC層，形成源區槽，去除剩余光刻膠；在形成的源區槽內選擇性生長N+型SiC至填滿所述源區槽，形成源區； 光刻膠覆蓋柵極、淺溝槽和所述P型SiGe層，在柵極另一側形成第二開口，使柵極與所述柵極另一側的淺溝槽之間的P型SiGe層暴露出來，通過第二開口對暴露出的P型SiGe層進行N+型離子注入，形成漏區；去除剩余光刻膠。步驟5，退火，激活注入的雜質離子。本專利技術上述方法中，優選地，所述N型SiC層厚度> IOnm, C的摩爾含量為0. 01% 10% ;所述P型SiGe層厚度彡30nm, Ge的摩爾含量為0. 1% 100%。本專利技術上述的方法，還包括制備柵極側墻的工藝，所述側墻的制備可以是在制備 漏區和源區之前進行，或者在制備源區之后、或漏區之前進行。本專利技術所述的漏區可以是先后通過輕摻雜(并注入低能Ge離子)和重摻雜(并注入高能Ge離子)進行制備,此時,側墻應在重摻雜之前進行制備。本專利技術上本文檔來自技高網...
【技術保護點】
一種基于埋層N型阱的異質結1T？DRAM結構，其特征在于，包括底層硅、位于所述硅基底上方的埋層N型阱層、和位于所述埋層N型阱層上方的頂層硅；還包括有柵極和位于柵極兩側的淺溝槽，所述柵極位于所述頂層硅的上表面，所述淺溝槽上表面與所述頂層硅上表面處于同一平面，所述淺溝槽下底面位于所述埋層N型阱中；所述柵極與淺溝槽之間的體區層中分別為源區和漏區；其中，所述頂層硅材質為P型鍺硅（SiGe），所述源區材質為N+型碳化硅（SiC），所述漏區材質為N+型SiGe，所述埋層N型阱層材質為N型SiC。
【技術特征摘要】
【專利技術屬性】
技術研發人員：黃曉櫓，陳玉文，
申請(專利權)人：上海華力微電子有限公司，
類型：發明
國別省市：
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