本發明專利技術公開了用于半導體功率器件的終端，包含至少兩層場板和至少一個場限環；所述每層場板包含至少兩塊場板，其中，位于主結正上方的各個場板互相連接，并且所述主結與位于該主結正上方的相應場板連接，余下的場板之間通過絕緣材料隔開，同時所述場板位于終端部分的器件襯底外的上方；所述場限環位于終端部分的器件襯底里，在所述場限環的外側設置有溝道截止環；所述上下相鄰各層場板的各塊場板上下交錯排列，同時所述場板在垂直方向上投影疊加形成的截面的面積與整個終端的橫截面積相等。
【技術實現步驟摘要】
本專利技術涉及功率器件的終端設計
，特別涉及克服高壓功率器件如IGBT、VDMOS等現有終端技術的不足，提供一種優化的抗界面態影響的終端結構。
技術介紹
終端結構設計要符合預期耐壓時，面臨的一些耐壓退化和可靠性方面的兩個問題第一、實際應用的高壓半導體器件，其表面覆蓋了用于封裝的絕緣層或者環氧樹月旨。當器件的源漏極接大電壓時，電場峰值在體內形成，表面覆蓋的絕緣層或者環氧樹脂層會產生極化。極化會產生電荷并抑制娃襯底表面的耗盡層延伸，這會造成娃表面的電場峰 值增加，當電場峰值增加到擊穿點時，就會導致耐壓的變化或退化，也會導致器件在某些環境下失效。第二、界面電荷的存在使器件容易發生表面擊穿，這將使得器件的擊穿電壓進一步降低。在器件的生產工藝流程中，多次的氧化過程，主要是熱氧化，使得氧化層中不可避免地存在著一些正電荷。這些正電荷包括沾污引入的Na+等可動正電荷，以及SiO2層中過剩硅離子形成的固定氧化物電荷等。由于這些正電荷的位置非常靠近硅襯底表面，且襯底為N型,這將在娃襯底的近表面處形成一個由氧化層指向娃襯底的垂直電場,這一電場與表面處耗盡層電場的合電場將在PN結外側的硅表面處積聚，同時耗盡層的形狀將在表面收縮變窄。當給器件加反偏壓時，PN結外側的硅表面出的場強會高于其它地方，甚至高于結彎曲處的場強，過強的表面電場將導致器件表面擊穿，所以器件的擊穿電壓與無界面電荷存在的理想平面擴散結相比會有所降低。為了解決上述問題，傳統的場限環結合場板技術，可以緩解場限環的環彎曲部分的電場積聚情況，但場板邊緣處與硅之間電位差很大，此處電場強度較大，擊穿容易在場板的外邊沿發生。并且該場限環結合場板技術中未被場板覆蓋的氧化層部分對界面電荷的屏蔽性差，工藝制造、封裝等過程引入的可動離子可以積聚在氧化層，或者透過氧化層進入到娃，使電場分布發生變化，影響器件的耐壓穩定性。如圖I所示，現有的一種高壓IGBT場限環結合場板的終端，包括器件的集電區301、漂移區302、終端內圈分壓部分303、終端外圈截止保護部分307。漂移區302為第一導電類型η半導體，此部分承受主要耐壓；集電區301為第二導電類型P半導體，與漂移區302連接并位于漂移區的下方；終端結構303形成于漂移區的上表面。該終端由若干P型主結304、場限環305、306和金屬場板308、309、310、311組合而成。P型環特征類似于傳統的場限環結構。場板308-311分別從環上向鄰近的環延伸，降低氧化層中可移動電荷產生的影響。
技術實現思路
本專利技術所要解決的技術問題是提供一種用于半導體功率器件的終端，解決了現有的功率器件的終端結構設計存在的包含場板邊緣處與硅之間電位差很大，使其在較低電壓時在表面提前發生擊穿；和氧化硅對界面電荷的屏蔽性差，工藝制造、封裝等過程引入的可動離子可以積聚在氧化層，或者透過氧化層進入到硅，使電場分布發生變化，降低器件承受耐壓的問題。為解決上述技術問題，本專利技術提供了一種用于半導體功率器件的終端，包含至少兩層場板和至少一個場限環；所述每層場板包含至少兩塊場板，其中，位于主結正上方的各個場板互相連接，并且所述主結與位于該主結正上方的相應場板連接，余下的場板之間通過絕緣材料隔開，同時所述場板位于終端部分的器件襯底外的上方；所述場限環位于終端部分的器件襯底里，在所述場限環的外側設置有溝道截止環；所述上下相鄰各層場板的各塊場板上下交錯排列，同時所述場板在垂直方向上投影疊加形成的截面的面積與整個終端的橫截面積相等。進一步地，所述場板的層數為兩層，即第一層場板和第二層場板，所述第一層場板的每塊場板分別與位于各該場板下方的場限環連接，所述溝道截止環與位于該溝道截止環上的場板連接。 進一步地，所述場板的層數為兩層，即第一層場板和第二層場板，所述第一層場板的每塊場板與位于各該場板下方的場限環和溝道截止環通過絕緣材料隔開。進一步地，所述第一層場板包含至少一級。進一步地，所述主結和所述場限環都是重摻雜的第二導電類型，所述溝道截止環是重摻雜的第一導電類型。進一步地，所述第一層場板、第二層場板和絕緣材料層在制作器件有源區的過程中同時形成，無需額外增加工藝步驟。本專利技術提供的用于半導體功率器件的終端，適用于半導體功率器件，如IGBT、VDMOS等。在該終端結構中，第一層場板的各塊場板與作為器件襯底的硅連接，形成電接觸，該場板下的作為絕緣材料的氧化層厚度足夠厚且器件截止時，可以適當的緩解場限環彎曲部分的電場積聚，同時，也降低了氧化層內正電荷對表面電場的影響，使耐壓提高；第二層場板是浮空場板，其與絕緣層和半導體襯底三者構成了 MIS結構，當給P+N結加反偏電壓時，該場板上的電勢相對于N型半導體為負，使第二層場板、絕緣層和半導體襯底構成的MIS結構處于耗盡狀態。這部分耗盡區與反偏P+N結的耗盡區連成一體，使得器件在承受耐壓時耗盡層向外展寬，從而使容易發生擊穿的第一層場板的外邊沿得到保護。解決了傳統的場限環加場板結構中這部分電場難以展寬，容易導致電場聚集的問題，從而提高了器件耐壓；同時也屏蔽場板下界面電荷對表面電場的影響，器件耐壓的降低和耐壓的穩定性問題也得到了抑制。因此，本專利技術提供的用于半導體功率器件的終端結構可以使器件具有穩定的聞耐壓；在第一層場板和第二層場板的共同作用下，所有終端部分都被場板覆蓋，器件襯底Si與絕緣材料層SiO2界面態以及SiO2層內的可動離子對表面電場產生的積聚效應得到最大程度的抑制，所以本專利技術提供的終端結構對外界具有很強的抗干擾能力。附圖說明圖I為現有的傳統的場限環結合場板的終端結構示意圖2為本專利技術實施例提供的用于半導體功率器件的終端的結構示意圖；圖3為本專利技術實施例提供的用于半導體功率器件的終端的第一層場板采用二級場板的結構示意圖；圖4為本專利技術實施例提供的用于半導體功率器件的終端第一層場板和第二層場板都是浮空場板的結構示意圖。具體實施例方式本專利技術實施例提供的用于半導體功率器件IGBT (絕緣柵雙極晶體管)的終端，優化了場限環和場板結構的結合，在保證器件在一定面積上能夠承受足夠大的反向耐壓的同時，同時能夠防止器件受工藝和封裝引入的界面態影響導致提前擊穿，提高器件耐壓的穩 定性和可靠性。本專利技術實施例提供的用于半導體功率器件IGBT的終端，如圖2所示。IGBT器件包括集電區401、漂移區402、終端403 (圖中矩形框內的區域)。漂移區402為第一導電類型η半導體，此部分承受主要耐壓；集電極401為第二導電類型P半導體，與漂移區402連接并位于漂移區的下方；終端403形成于漂移區的上表面。本專利技術實施例提供的用于半導體功率器件IGBT的終端，包含位于IGBT器件硅襯底內的內部結構和硅襯底以外的外部結構。內部結構包括主結404、兩個場限環405、406和溝道截止環407。主結404是連接有源區和終端的過渡區域，其位于終端的內側。場限環405,406是終端內部結構的主體部分，溝道截止環407位于終端的外側。其中，主結404是重摻雜的第二導電類型P，場限環是重摻雜的第二導電類型P，溝道截止環407是重摻雜的第一導電類型η。溝道截止環用于終止由于各種原因在器件表面形成的反型層。終端的內部結構的上面覆蓋有外部結構，該外部結構包含絕緣材料層410和兩層場板，即第一層場板408本文檔來自技高網...
【技術保護點】
用于半導體功率器件的終端，其特征在于，包含至少兩層場板和至少一個場限環；所述每層場板包含至少兩塊場板，其中，位于主結正上方的各個場板互相連接，并且所述主結與位于該主結正上方的相應場板連接，余下的場板之間通過絕緣材料隔開，同時所述場板位于終端部分的器件襯底外的上方；所述場限環位于終端部分的器件襯底里，在所述場限環的外側設置有溝道截止環；所述上下相鄰各層場板的各塊場板上下交錯排列，同時所述場板在垂直方向上投影疊加形成的截面的面積與整個終端的橫截面積相等。
【技術特征摘要】
【專利技術屬性】
技術研發人員：喻巧群，朱陽軍，褚為利，田曉麗，吳振興，陸江，
申請(專利權)人：中國科學院微電子研究所，江蘇中科君芯科技有限公司，江蘇物聯網研究發展中心，
類型：發明
國別省市：
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