本發(fā)明專利技術(shù)提供了一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置。所述移位寄存器單元包括RS觸發(fā)器、上拉薄膜晶體管和下拉薄膜晶體管，其中，所述RS觸發(fā)器，置位端與輸入端連接，復(fù)位端與復(fù)位信號(hào)輸入端連接，正相輸出端與上拉節(jié)點(diǎn)連接，反相輸出端與下拉節(jié)點(diǎn)連接；所述上拉薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與輸出端連接；所述下拉薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與輸出端連接，漏極與低電平輸出端連接。本發(fā)明專利技術(shù)可以去除原有的復(fù)位薄膜晶體管，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。
【技術(shù)實(shí)現(xiàn)步驟摘要】
本專利技術(shù)涉及顯示領(lǐng)域，尤其涉及一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置。
技術(shù)介紹
如圖I所示，現(xiàn)有的移位寄存器單元電路包括RS觸發(fā)器11、上拉薄膜晶體管TU、下拉薄膜晶體管TD和復(fù)位薄膜晶體管Treset，其中，所述RS觸發(fā)器11，置位端S接入輸入信號(hào)，復(fù)位端R接入復(fù)位信號(hào)，正相輸出端Q與上拉節(jié)點(diǎn)Pu連接，反相輸出端G與下拉節(jié)點(diǎn)ro連接； 所述上拉薄膜晶體管TU，柵極與上拉節(jié)點(diǎn)連接，源極接入第一時(shí)鐘信號(hào)輸入端CLK連接，漏極與輸出端Output連接；所述下拉薄膜晶體管TD,柵極與下拉節(jié)點(diǎn)F1D連接,源極與輸出端Output連接,漏極與低電平輸出端VGL連接；所述復(fù)位薄膜晶體管Treset，柵極接入復(fù)位信號(hào)，源極與輸出端Output連接，漏極與低電平輸出端連接。為了使輸出端Output放電，一般使用復(fù)位薄膜晶體管Treset，但是，復(fù)位薄膜晶體管Treset需要從柵線(Gate Line)整個(gè)的電容中進(jìn)行放電，需要相當(dāng)大的W/L (寬長比)的設(shè)計(jì)，導(dǎo)致GOA layout (陣列基板行驅(qū)動(dòng)布局)區(qū)域變大,不利于narrow bezel (窄邊框)的設(shè)計(jì)。如圖2所示，在現(xiàn)有的移位寄存器單元電路中，根據(jù)一種具體實(shí)施方式，所述RS觸發(fā)器11包括第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8、第九薄膜晶體管T9和自舉電容Cl，其中，所述上拉薄膜晶體管TU的柵極與輸出端Output之間并聯(lián)有自舉電容Cl ；所述第一薄膜晶體管Tl，柵極和源極接入輸入信號(hào)，漏極與所述上拉節(jié)點(diǎn)PU連接;所述第二薄膜晶體管T2，柵極接入復(fù)位信號(hào)，源極與所述上拉節(jié)點(diǎn)PU連接，漏極與低電平輸出端VGL連接；所述第三薄膜晶體管T3，柵極與所述第五薄膜晶體管T5的源極連接，源極與第二時(shí)鐘輸入端CLKB連接，漏極與所述下拉節(jié)點(diǎn)ro連接；所述第四薄膜晶體管T4，柵極與所述上拉節(jié)點(diǎn)PU連接，源極與所述下拉節(jié)點(diǎn)ro連接，漏極與低電平輸出端VGL連接；所述第五薄膜晶體管T5，柵極與所述上拉節(jié)點(diǎn)PU連接，漏極與低電平輸出端VGL連接；所述第六薄膜晶體管T6，柵極與源極與第二時(shí)鐘信號(hào)輸入端CLKB連接，漏極與所述第三薄膜晶體管T3的柵極連接；所述第七薄膜晶體管T7，柵極與所述下拉節(jié)點(diǎn)ro連接，源極與所述上拉節(jié)點(diǎn)PU連接，漏極與低電平輸出端VGL連接；所述第八薄膜晶體管T8，柵極與第二時(shí)鐘信號(hào)輸入端CLKB連接，源極與輸出端Output連接，漏極與低電平輸出端VGL連接；所述第九薄膜晶體管T9，柵極與第二時(shí)鐘信號(hào)輸入端CLKB連接，源極與輸入端Input連接,漏極與所述上拉節(jié)點(diǎn)PU連接；PD_CN節(jié)點(diǎn)是與所述第五薄膜晶體管T3的柵極連接的節(jié)點(diǎn)；第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)反相；在本實(shí)施例中，上拉薄膜晶體管TU、下拉薄膜晶體管TD、第一薄膜晶體管Tl、第二 薄膜晶體管T2、第三薄膜晶體管T3、第四薄膜晶體管T4、第五薄膜晶體管T5、第六薄膜晶體管T6、第七薄膜晶體管T7、第八薄膜晶體管T8和第九薄膜晶體管T9都是η型TFT。目前，a-SiTFT (非晶硅薄膜晶體管)IXD (液晶平板顯示器)也在致力于開發(fā)和poly-Si TFT IXD —樣的在玻璃基板上同時(shí)形成數(shù)據(jù)驅(qū)動(dòng)電路、柵極驅(qū)動(dòng)電路和像素陣列來減少陣列工藝的數(shù)量。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的主要目的在于提供一種移位寄存器單元及其驅(qū)動(dòng)方法、柵極驅(qū)動(dòng)裝置和顯示裝置，可以去除原有的復(fù)位薄膜晶體管，從而減小了陣列基板行驅(qū)動(dòng)布局的區(qū)域，利于實(shí)現(xiàn)窄邊框的設(shè)計(jì)。為了達(dá)到上述目的，本專利技術(shù)提供了一種移位寄存器單元，包括RS觸發(fā)器、上拉薄膜晶體管、下拉薄膜晶體管和自舉電容，其中，所述RS觸發(fā)器，置位端與輸入端連接，復(fù)位端與復(fù)位信號(hào)輸入端連接，正相輸出端與上拉節(jié)點(diǎn)連接，反相輸出端與下拉節(jié)點(diǎn)連接；所述上拉薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與輸出端連接；所述下拉薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與輸出端連接，漏極與低電平輸出端連接。實(shí)施時(shí)，所述RS觸發(fā)器還分別與正向掃描控制信號(hào)和反向掃描控制信號(hào)連接；當(dāng)正向掃描控制信號(hào)為高電平而反向掃描控制信號(hào)為低電平時(shí)，輸入信號(hào)接入所述RS觸發(fā)器的置位端，復(fù)位信號(hào)接入所述RS觸發(fā)器的復(fù)位端；當(dāng)正向掃描控制信號(hào)為低電平而反向掃描控制信號(hào)為高電平時(shí)，復(fù)位信號(hào)接入所述RS觸發(fā)器的置位端，輸入信號(hào)接入所述RS觸發(fā)器的復(fù)位端。實(shí)施時(shí),所述RS觸發(fā)器包括上拉控制單元,輸出端復(fù)位控制單元和上拉節(jié)點(diǎn)復(fù)位控制單元，其中，所述上拉控制單元，分別與所述輸入端、所述正向掃描控制信號(hào)、所述上拉節(jié)點(diǎn)和所述輸出端連接，用于控制所述上拉薄膜晶體管上拉所述輸出端的電位；所述輸出端復(fù)位控制單元，分別與所述復(fù)位信號(hào)輸入端、所述反向掃描控制信號(hào)、所述低電平輸出端、所述上拉節(jié)點(diǎn)和所述下拉節(jié)點(diǎn)連接，用于在所述上拉控制單元控制上拉所述輸出端的電位之后，控制所述上拉節(jié)點(diǎn)輸出高電平而所述下拉節(jié)點(diǎn)輸出低電平，從而使得所述輸出端通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，從而復(fù)位所述輸出端；所述上拉節(jié)點(diǎn)復(fù)位控制單元,分別與所述高電平輸出端、上拉節(jié)點(diǎn)和下拉節(jié)點(diǎn)連接，用于控制下拉節(jié)點(diǎn)的電位為高電平從而通過所述下拉薄膜晶體管維持所述輸出端輸出低電平，并控制復(fù)位所述上拉節(jié)點(diǎn)。實(shí)施時(shí)，所述上拉控制單元包括第一薄膜晶體管和自舉電容；所述輸出端復(fù)位控制單元包括第二薄膜晶體管、第三薄膜晶體管和第四薄膜晶體管；所述上拉節(jié)點(diǎn)復(fù)位控制單元包括第五薄膜晶體管、第六薄膜晶體管和第七薄膜晶體管；所述自舉電容連接于所述上拉節(jié)點(diǎn)和所述輸出端之間； 所述第一薄膜晶體管，柵極與輸入端連接，源極與正向掃描控制信號(hào)連接，漏極與上拉節(jié)點(diǎn)連接；所述第二薄膜晶體管，柵極與復(fù)位信號(hào)輸入端連接，源極與上拉節(jié)點(diǎn)連接，漏極與反向掃描控制信號(hào)連接；所述第三薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與下拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接；所述第四薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接；所述第五薄膜晶體管，柵極與所述第四薄膜晶體管的源極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接，漏極與下拉節(jié)點(diǎn)連接；所述第六薄膜晶體管，柵極和源極與高電平輸出端連接，漏極與所述第五薄膜晶體管的柵極連接；所述第七薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與上拉節(jié)點(diǎn)連接，漏極與低電平輸出端連接。實(shí)施時(shí)，所述第一薄膜晶體管、所述第二薄膜晶體管、所述第三薄膜晶體管、所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管、所述第七薄膜晶體管、所述第八薄膜晶體管和所述第九薄膜晶體管都是η型TFT。本專利技術(shù)還提供了一種驅(qū)動(dòng)移位寄存器單元的方法，應(yīng)用于上述的移位寄存器單元，該方法包括在輸入階段RS觸發(fā)器的正相輸出端輸出高電平，時(shí)鐘信號(hào)輸入端輸入低電平，輸出端輸出低電平；經(jīng)過一個(gè)時(shí)間間隔后，在輸出階段時(shí)鐘信號(hào)輸入端輸入高電平，上拉節(jié)點(diǎn)的電位被自舉而上升，并輸出端輸出高電平；在復(fù)位階段首先時(shí)鐘信號(hào)輸入端輸入低電平，上拉節(jié)點(diǎn)的電位降低，由于復(fù)位信號(hào)仍為低電平，從而上拉節(jié)點(diǎn)的電位仍保持高電平，輸出端通過上拉薄膜晶體管放電至?xí)r鐘信號(hào)輸入端，實(shí)現(xiàn)了輸出端的復(fù)位；之后復(fù)位信號(hào)為高電平，上拉節(jié)點(diǎn)的電位本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
一種移位寄存器單元，其特征在于，包括RS觸發(fā)器、上拉薄膜晶體管、下拉薄膜晶體管和自舉電容，其中，所述RS觸發(fā)器，置位端與輸入端連接，復(fù)位端與復(fù)位信號(hào)輸入端連接，正相輸出端與上拉節(jié)點(diǎn)連接，反相輸出端與下拉節(jié)點(diǎn)連接；所述上拉薄膜晶體管，柵極與上拉節(jié)點(diǎn)連接，源極與時(shí)鐘信號(hào)輸入端連接，漏極與輸出端連接；所述下拉薄膜晶體管，柵極與下拉節(jié)點(diǎn)連接，源極與輸出端連接，漏極與低電平輸出端連接。
【技術(shù)特征摘要】
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：韓承佑，
申請(qǐng)(專利權(quán))人：京東方科技集團(tuán)股份有限公司，
類型：發(fā)明
國別省市：
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