基于硬件平臺的門級功耗分析裝置及方法制造方法及圖紙

一種門級功耗分析裝置，包括矢量捕獲模塊、控制模塊、存儲模塊和功耗分析模塊，其中矢量捕獲模塊、控制模塊和存儲模塊位于硬件平臺上，功耗分析模塊位于上位機中；控制模塊為硬件平臺的工作及信號捕獲提供時鐘控制信號，矢量捕獲模塊在時鐘控制下捕獲實時信號狀態，存儲模塊用于存儲捕獲的信號，功耗分析模塊根據捕獲信號生成門級波形轉換文件，建立門級功耗模型并完成功耗分析。相應的，本發明專利技術還提供了一種基于片上系統驗證平臺的功耗分析方法。本發明專利技術的功耗分析裝置，可以在SoC后端實現之前，評估整個系統的運行狀態，并能夠實時估算被測試模塊的功耗水平，最后給出系統的整體性能指標。從而可以大大提高SoC一次性流片的成功率。

【技術實現步驟摘要】

本專利技術涉及集成電路設計領域，特別涉及一種。
技術介紹
超大規模(VLSI)集成電路的功耗隨著集成電路制造技術的發展成倍增長，而功耗及散熱問題一直是制約著集成電路設計的重要因素，它不但影響著電池的連續工作時間及散熱量，更在很大程度上決定著芯片的成本和可靠性，低功耗己經成為與面積和性能同等重要的設計目標。在芯片設計過程中，功耗分析可以分為幾個層次，自下而上分別是版圖級、晶體管級、門級、寄存器傳輸級(RTL)、結構級和算法級。對芯片設計進行功耗優化和低功耗設計的 前提是要能對功耗進行評估和分析。門級功耗分析兼有精度高，分析速度快的優點。現有的功耗分析設備都是針對家用電器、辦公設備等強電產品提出的，在弱電市場上，特別在芯片設計領域，目前還沒有一款與硬件平臺相聯系的功耗分析裝置。雖然ー些EDA軟件生產廠商可以提供功耗分析軟件，比如Synopsys公司的PrmeTime,該工具可以在芯片設計的門級層次進行功耗分析；可是其測試激勵等仿真模型與實際情況存在一定的差別，所以ー款結合實際的硬件平臺進行門級功耗分析的裝置和方法，是目前集成電路設計市場上的ー個迫切需求。
技術實現思路
針對以上提出的功耗分析工具不夠完善的問題，本方案提出了一種基于硬件平臺的門級功耗分析裝置。方案基于硬件平臺，設計了捕獲模塊，并結合上位機的功耗分析模型，實現了針對測量系統當前的工作性能水平和被檢測模塊功耗水平的硬件平臺測試方案。方案應用于無線通信SoC芯片中，可以在SoC前端設計時進行功耗分析，使得SoC功耗評估及優化方案可以提早實現，從而可以大大提高SoC —次流片的成功率。本專利技術提供一種基于硬件平臺的門級功耗分析裝置，包括矢量捕獲模塊、控制模塊、存儲模塊和功耗分析模塊，其中矢量捕獲模塊、控制模塊和存儲模塊位于硬件平臺上，功耗分析模塊位于上位機中；控制模塊為硬件平臺的工作及信號捕獲提供時鐘控制信號，矢量捕獲模塊在時鐘控制下捕獲實時信號狀態，存儲模塊用于存儲捕獲的信號，功耗分析模塊根據捕獲信號生成門級波形轉換文件，建立門級功耗模型并完成功耗分析。其中，所述硬件平臺包括可編程邏輯驗證単元、中央處理核心控制單元、數字信號協處理単元和模數/數模轉換単元；矢量捕獲模塊和存儲模塊位于可編程邏輯驗證単元中，控制模塊包括中央處理核心控制單元和數字信號協處理単元。其捕獲的信號包括控制信號、數據信號和地址信號，所述信號由所述中央處理核心控制單元、數字信號協處理単元和模數/數模轉換単元提供。矢量捕獲模塊通過AHB總線與控制模塊相連。可編程邏輯驗證單元通過JTAG接ロ與上位機相連，存儲的信號通過JTAG接ロ傳輸到上位機中。另外，本專利技術提供一種基于硬件平臺的門級功耗分析方法，包括a)由硬件平臺捕獲實時信號狀態，存儲并傳送至上位機，在上位機中生成信號狀態列表文件，所述信號狀態列表文件包含信號的名稱、采樣周期和信號狀態；b)根據所述信號狀態列表文件對門級電路進行仿真，生成門級波形轉換文件，所述門級波形轉換文件包含了所有信號的翻轉信息；c)建立門級功耗模型，所述門級功耗模型即為門級功耗的計算公式，根據エ藝條件確定模型中各個參數的值；d)根據門級波形轉換文件和門級功耗模型進行門級功耗分析。在所述步驟a)中，所述實時信號狀態由矢量捕獲模塊在控制模塊的時鐘控制下捕獲，并保存到對應的存儲模塊中，所述矢量捕獲模塊、控制模塊和存儲模塊均位于硬件平 臺上。所述實時信號包括控制信號、數據信號和地址信號，所述實時信號由硬件平臺上的中央處理核心控制單元、數字信號協處理単元和模數/數模轉換単元提供。在所述步驟b)中，所述信號的翻轉信息包括翻轉密度和靜態概率。在所述步驟b)中，所述門級電路由寄存器傳輸級設計并綜合得到。在所述步驟c)中，門級功耗模型包括開關功耗模型、短路功耗模型和靜態功耗模型。所述靜態功耗模型由門級電路的泄漏電流和電源電壓決定。所述開關功耗模型由控制信號頻率、電源電壓以及所有門級電路節點的翻轉密度和輸出電容決定。所述短路功耗模型與開關功耗模型近似線性關系，其線性系數通過實驗統計得到。在所述步驟d)中，所述功耗分析包括功耗密度在各個功能模塊之間的分布；動態功耗、靜態功耗所占的比重 ’總的平均功耗和運行中出現的峰值功耗。所述動態功耗通過將所述信號的翻轉密度代入所述開關功耗模型和短路功耗模型中計算得到。與現有技術相比，采用本專利技術提供的技術方案具有以下優點本專利技術的功耗分析裝置和方法，可以在SoC后端實現之前，評估整個系統的運行狀態，井能夠實時估算被測試模塊的功耗水平，最后給出系統的整體性能指標。基于上述優點，本裝置和方法可以大大提高SoC —次性流片的成功率。附圖說明通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本專利技術的其它特征、目的和優點將會變得更明顯圖I為現有技術的SoC驗證平臺邏輯結構圖；圖2為根據本專利技術的基于SoC驗證平臺的功耗分析邏輯關系圖；圖3為根據本專利技術的功耗分析方法中信號狀態列表文件轉換為翻轉密度文件的示意圖。具體實施例方式下面詳細描述本專利技術的實施例，所述實施例的示例在附圖中示出。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。下文的公開提供了許多不同的實施例或例子用來實現本專利技術的不同結構。為了簡化本專利技術的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本專利技術。此外，本專利技術可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本專利技術提供了各種特定的エ藝和材料的例子，但是本領域技術人員可以意識到其他エ藝的可應用于性和/或其他材料的使用。應當注意，在附圖中所圖示的部件不一定按比例繪制。本專利技術省略了對公知組件和處理技術及エ藝的描述以避免不必要地限制本專利技術。下面，參考圖I和圖2，對基于SoC驗證平臺的功耗分析裝置進行具體的描述。參考圖1，硬件平臺以SoC驗證平臺為例，包括可編程(FPGA)邏輯驗證單元、中央處理(CPU)核心控制單元、數字信號(DSP)協處理単元和模數/數模(AD/DA)轉換單元。由于該平臺主要針對無線通信SoC芯片系統級驗證及功耗統計時使用，為了使平臺可以采集和處理外界信號，所以平臺包含了 AD/DA轉換單元。平臺還可以包含射頻單元，實現基帶 信號與頻帶信號之間的頻率搬移，并最終經由天線實現數據的發射和接收。各単元的功能如下FPGA邏輯驗證單元主要完成SoC物理層的調試及驗證工作；CPU核心控制單元一般采用ARM架構，主要協調系統中各模塊之間的工作，并實現SoC媒體控制層的控制和調試エ作；DSP協處理単元主要協助FPGA邏輯驗證單元完成物理層數據流的連通工作；AD/DA轉換單元完成模擬信號與數字信號之間的轉換，從而實現真實數據的輸入和輸出。本專利技術提供的基于硬件平臺的功耗分析裝置，包括矢量捕獲模塊(VCM)、控制模塊、存儲模塊和功耗分析模塊。基于圖I所示的SoC驗證平臺，控制模塊包括CPU核心控制単元和DSP協處理単元，其作用是為捕獲單元提供時鐘控制信號；矢量捕獲模塊與存儲模塊位于FPGA邏輯驗證單元中，其中矢量捕獲模塊可以為一段Verilog代碼，在時鐘信號的控制下實時獲取系統輸入信號，并控本文檔來自技高網...

【技術保護點】
一種基于硬件平臺的門級功耗分析裝置，包括矢量捕獲模塊、控制模塊、存儲模塊和功耗分析模塊，其中矢量捕獲模塊、控制模塊和存儲模塊位于硬件平臺上，功耗分析模塊位于上位機中；控制模塊為硬件平臺的工作及信號捕獲提供時鐘控制信號，矢量捕獲模塊在時鐘控制下捕獲實時信號狀態，存儲模塊用于存儲捕獲的信號，功耗分析模塊根據捕獲信號生成門級波形轉換文件，建立門級功耗模型并完成功耗分析。

【技術特征摘要】

【專利技術屬性】
技術研發人員：趙新超，陳嵐，雷韶華，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：