各種集成電路器件，尤其是晶體管，形成在包括底隔離區域和從所述襯底的表面延伸到該底隔離區域的溝槽的隔離結構內部。該溝槽可由電介質材料填充或可以具有在中心部分的導電材料以及裝襯該溝槽的壁的電介質材料。通過延伸該底隔離區域超出溝槽、采用保護環以及形成漂移區的用于終端所述隔離結構的各種技術被描述。
【技術實現步驟摘要】
隔離的晶體管和二極管、用于半導體管芯的隔離和終端結構本申請是申請日為2009年2月25日且專利技術名稱為“隔離的晶體管和二極管、用于半導體管芯的隔離和終端結構”的中國專利申請200980115026. 8的分案申請。相關申請的交叉引用本申請是于2008年2月14日提交的申請No. 12/069, 941的部分繼續申請。本申請是于2007年8月8日提交的申請No. 11/890,993的部分繼續申請。申請No. 11/890，993是于2006年5月31日提交的申請No. 11/444，102的繼續申請，且是下述申請的部分繼續申請(a)于2004年8月14日提交的申請No. 10/918，316，其是于2002年8月14日提交的、現在為美國專利No. 6，900，091的申請No. 10/218,668的分案申請；(b)于2005年8月15日提交的申請No. 11/204，215，其是2002年8月14日提交的、現在為美國 專利No. 6，943，426的申請No. 10/218,678的分案申請。上述每個申請和專利通過引用全部結合于此。
技術介紹
在制造半導體集成電路(IC)芯片的過程中，經常需要使不同的器件與半導體襯底電隔離并使不同的器件彼此電隔離。提供器件之間的橫向隔離的一種方法是公知的硅局部氧化(LOCOS, Local Oxidation Of Silicon)工藝,其中芯片的表面用相對硬的材料,諸如硅氮化物作為掩模，較厚的氧化層在掩模的開口中熱生長。另一種方法是在硅中刻蝕溝槽，然后用諸如硅氧化物的電介質材料填充該溝槽，這也被稱為溝槽隔離。盡管L0C0S和溝槽隔離兩者能夠防止之間不期望的表面導通，但它們并不便于完全的電隔離。需要完全的電隔離以集成某些類型的晶體管，包括雙極結型晶體管和各種金屬氧化物半導體(MOS)晶體管(包括功率DMOS晶體管)。還需要完全的隔離以允許在操作期間CMOS控制電路浮置到高于襯底電勢很多的電勢。完全的隔離在模擬、功率和混合信號集成電路的制造中也尤其重要。盡管常規的CMOS晶片制造提供了高密度的晶體管集成，但它不便于所制造的器件的完全電隔離。具體地，包含在制作于P型襯底中的常規CMOS晶體管對中的NMOS晶體管具有短路到襯底的P阱“體”或“背柵”，因此不能浮置在接地電勢之上。該限制實質上妨礙了 NMOS用作高壓側開關(high-side switch)、模擬傳輸晶體管(pass transistor)或用作雙向開關。這也使得電流檢測更加困難，并經常妨礙集成的源極-體短路的使用，需要該短路以使得NMOS更加雪崩強化(avalanche rugged)。此外，由于常規CMOS中的P型襯底通常被偏置到最負的芯片上電勢(定義為“接地電勢”)，所以每個NMOS必然經受不期望的襯底噪聲。集成器件的完全電隔離典型地采用三重擴散、外延結隔離或電介質隔離來實現。最普遍形式的完全電隔離是結隔離。盡管不像電介質隔離(其中氧化物圍繞每個器件或電路)那樣理想，但是結隔離已經在歷史上提供了制造成本與隔離性能之間的最好折衷。對于常規的結隔離，使CMOS電隔離需要一復雜結構，該復雜結構包括在P型襯底上生長N型外延層，該N型外延層被電連接到P型襯底的深P型隔離的環形環圍繞，以形成完全被隔離的N型外延島，該完全被隔離的N型外延島在其下方和所有側面上具有P型材料。外延層的生長較慢并且耗時，代表了半導體晶片制造過程中最昂貴的單個步驟。隔離擴散也比較昂貴，使用高溫擴散來進行并且持續時間延長(達到18小時)。為了能夠抑制寄生器件，在外延生長之前重摻雜的N型埋層(NBL)也必須被遮蔽并被選擇性地引入。為了在外延生長和隔離擴散期間使向上擴散最小化，選擇慢擴散劑諸如砷(As)或銻(Sb)來形成N型埋層(NBL)。然而，在外延生長之前，該NBL層必須擴散得足夠深以減小其表面濃度，否則外延生長的濃度控制將被不利地影響。因為NBL包括慢擴散劑，所以該外延之如的擴散工藝將耗費十小時以上。只有在隔尚完成之后，才能開始常規CMOS制造，從而與常規CMOS工藝相比為結隔離工藝的制造增加了相當可觀的時間和復雜性。結隔離制造方法依賴于高溫工藝，以形成深擴散結并生長外延層。這些高溫工藝昂貴且難以進行，且它們無法與大直徑晶片制造兼容，在器件電性能上表現出了相當大的可變性并妨礙了高的晶體管集成密度。結隔離的另一缺點是，存在被隔離結構浪費掉而不能用于制造有源晶體管或電路的面積。作為進一步的復雜，通過結隔離，設計規則(和浪費面積的量)取決于被隔離器件的最大電壓。顯然，常規外延結隔離盡管其具有電學優點，但是在面積上過于浪費而不能為混合信號和功率集成電路保留可行的技術選擇。 用于使集成電路器件隔離的備選方法在美國專利No. 6，855，985中公開，其通過引用結合于此。其中公開的用于集成充分被隔離的CMOS、雙極晶體管和DMOS (BCD)晶體管的模塊工藝可以不需要高溫擴散或外延而實現。該模塊BCD工藝使用通過具有特定輪廓形狀的氧化物的高能(MeV)離子注入，以制造自形成的隔離結構，從而實質上不需要高溫處理。該低熱預算工藝將受益于“原位注入(as-implanted)”的摻雜劑輪廓，由于沒有使用高溫工藝，所以該摻雜分布經歷很少的摻雜劑再擴散或者不經歷摻雜劑再擴散。通過LOCOS場氧化物注入的摻雜劑形成共形的(conformal)隔離結構,其繼而被用于圍繞多電壓的CMOS、雙極晶體管和其它器件并使它們與公共的P型襯底隔離。該相同的工藝能用于集成的雙極晶體管以及各種雙結DMOS功率器件，它們都被不同劑量和能量的共形的鏈式離子注入(chained ion implantation)調整。盡管該“無外延的(印i-less)”低熱預算的技術與非隔離工藝及外延結隔離工藝相比具有許多優點，但是在某些情況下，其對L0C0S的依賴會限制其按比例縮小到更小的尺寸并獲得更高的晶體管密度的能力。在L0C0S基模塊BCD工藝中共形離子注入的原理是通過注入通過較厚的氧化物層，摻雜劑原子將在靠近硅表面的位置；通過注入通過較薄的氧化物層，注入的原子將位于硅中較深的位置而遠離表面。正如所描述的，具有被L0C0S輪廓化的注入并使用基于0. 35微米的技術而易于實現的完全隔離BCD工藝可能在按比例縮小到較小的尺寸并獲得更緊密的線寬時遇到問題。為了提高CMOS晶體管的集成密度，優選地可以將場氧化物層的鳥嘴錐減小為更垂直的結構，使得器件能夠被更密集地放置，以實現更高的封裝密度。然而，狹窄的L0C0S鳥嘴會使得隔離側壁的寬度變窄并且會犧牲隔離質量。在這些問題顯著的情形下，將期望具有使集成電路器件(尤其是高壓器件)完全隔離的新策略，其使用低熱預算的無外延集成電路工藝，但消除了上述窄側壁問題以允許更密集的隔離結構。
技術實現思路
根據專利技術的實施 例大體上形成在不包括外延層的第一導電類型的半導體襯底中。隔離的橫向DMOS晶體管(LDMOS)的實施例包括第二導電類型的底隔離區域和從襯底的表面延伸到該底隔離區域的電介質填充的溝槽，該溝槽與該底隔離區域形成襯底的隔離袋。該LDMOS包括在隔離袋中的第一導電類型的阱，該阱作為LDMOS的體部，該阱包括淺部和深部，該淺部位于襯底的表面附近，該深部位于淺部下方本文檔來自技高網...
【技術保護點】
一種隔離的二極管，形成在第一導電類型的半導體襯底中，所述襯底不包括外延層，所述隔離的二極管包括：與所述第一導電類型相反的第二導電類型的底隔離區域，埋設在所述襯底中；溝槽，從所述襯底的表面至少延伸到所述底隔離區域，所述溝槽具有由導電材料填充的中心部分以及裝襯所述溝槽的壁的電介質材料，所述導電材料提供從所述底隔離區域到所述襯底的表面的電接觸，且所述溝槽和所述底隔離區域一起形成所述襯底的隔離袋；以及陽極區域，為第一導電類型，且在所述隔離袋中，所述陽極區域從所述襯底的表面延伸到所述底隔離區域。
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：唐納德R迪斯尼，理查德K威廉斯，
申請(專利權)人：先進模擬科技公司，
類型：發明
國別省市：
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