一種基于FPGA的多路模擬切換裝置制造方法及圖紙

本實(shí)用新型專(zhuān)利技術(shù)提供了一種基于FPGA的多路模擬切換裝置，該裝置包含：N片用以將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的AD芯片、N片用以將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的DA芯片及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片；FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；FPGA芯片將任一AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用AD芯片的地址信息及真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自AD芯片的數(shù)字信號(hào)至DA芯片。采用本實(shí)用新型專(zhuān)利技術(shù)的裝置，能夠進(jìn)行任一輸入與任一輸出間的切換，降低硬件成本。（*該技術(shù)在2022年保護(hù)過(guò)期，可自由使用*）

【技術(shù)實(shí)現(xiàn)步驟摘要】

本技術(shù)涉及現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array, FPGA)技術(shù)，特別涉及ー種基于FPGA的多路模擬切換裝置。技術(shù)背景模擬切換子單元即基于模擬信號(hào)來(lái)選擇輸入接口和輸出接ロ，在選擇的輸入接ロ和輸出接ロ之間搭建傳輸模擬信號(hào)的電路。現(xiàn)有的模擬切換子單元通常包含以下兩種結(jié)構(gòu)第一種模擬切換子單元是利用如繼電器的電控制器件實(shí)現(xiàn)模擬切換，即利用電平控制如繼電器的電控制器件的通斷，實(shí)現(xiàn)輸出電路與輸入電路之間的斷開(kāi)和連接；第二種模擬切換子單元是根據(jù)電路原理，利用芯片內(nèi)部電路的導(dǎo)通或關(guān)閉進(jìn)行輸入接口和輸出接ロ間的電路選擇，通過(guò)電平進(jìn)行控制完成一路輸入輸出信號(hào)的選擇。目前，模擬切換子單元主要采用模擬切換芯片來(lái)實(shí)現(xiàn)模擬切換，比如美信公司(Maxim Integrated Products)生產(chǎn)的 MAX9675 芯片，MAX9675 芯片支持 16 路輸入和 16 路輸出。圖I為現(xiàn)有的采用模擬切換芯片的多路模擬切換裝置的結(jié)構(gòu)示意圖。圖I所示的現(xiàn)有的多路模擬切換裝置實(shí)現(xiàn)了 128路輸入和32路輸出，其中，同一行中的位于第二列的芯片與位于第一列的芯片共用相同的16路輸入，比如，IN (0-15)為編號(hào)為0-15的16路輸入，IN (16-31)為編號(hào)16-31的16路輸入，IN (32-47)為編號(hào)為32-47的16路輸入，IN(48-63)為編號(hào)48-63的16路輸入；同一行中的位于第四列的芯片與位于第三列的芯片共用相同的16路輸入，比如，IN (64-79)為編號(hào)為64-79的16路輸入，IN (80-95)為編號(hào)為80-95的16路輸入，IN (96-111)為編號(hào)為96-111的16路輸入，IN (112-127)為編號(hào)為112-127的16路輸入；同一列中的芯片的16路輸出并聯(lián)連接形成裝置的16路輸出，且位于第一列的芯片的16路輸出與位于第三列的芯片的16路輸出并聯(lián)連接，位于第二列的芯片的16路輸出與位于第四列的芯片的16路輸出并聯(lián)連接，比如位于第一列的4片芯片的并聯(lián)后形成的16路輸出與位于第三列的4片芯片的并聯(lián)后形成的16路輸出并聯(lián)連接，形成裝置的編號(hào)為0-15的16路輸出，即OUTPUTS (0-15);位于第二列的4片芯片的并聯(lián)后形成的16路輸出與位于第四列的4片芯片的并聯(lián)后形成的16路輸出并聯(lián)連接，形成裝置的編號(hào)為16-32的16路輸出，即OUTPUTS (16-32)。現(xiàn)有的多路模擬切換裝置不僅硬件成本較高，而且在需要支持較多路的模擬切換時(shí)，芯片間的連接較為復(fù)雜，受到模擬切換芯片的輸入與輸出的限制，由模擬切換芯片組成的多路模擬切換裝置無(wú)法實(shí)現(xiàn)任ー輸入與任ー輸出之間的切換。
技術(shù)實(shí)現(xiàn)思路
有鑒于此，本技術(shù)的目的在于提供一種基于FPGA的多路模擬切換裝置，該裝置能夠進(jìn)行任一輸入與任一輸出間的切換，降低硬件成本。為達(dá)到上述目的，本技術(shù)的技術(shù)方案具體是這樣實(shí)現(xiàn)的—種基于FPGA的多路模擬切換裝置，該裝置包含N片模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)AD芯片、N片數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)DA芯片及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片；所述N為大于I的整數(shù)；所述FPGA芯片分別連接所述N片AD芯片及所述N片DA芯片；任一 AD芯片將接收到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并輸出至所述FPGA芯片；所述FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；所述FPGA芯片將任一 AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用所述AD芯片的地址信息及所述真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自所述AD芯片的數(shù)字信號(hào)； 任一 DA芯片將所述FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)并輸出。上述裝置中，所述FPGA芯片包含可編程輸入輸出單元Ι0Β、基本可編程邏輯單元·CLB及時(shí)鐘管理單元DCM ；所述IOB分別連接所述N片AD芯片、所述N片DA芯片及所述CLB，所述CLB連接所述DCM ；所述DCM在上電后從外部加載時(shí)鐘信息，對(duì)時(shí)鐘信息進(jìn)行分倍頻或相位處理后，獲得FPGA時(shí)鐘頻率并輸出至所述CLB ；所述IOB接收所述任一 AD芯片輸出的數(shù)字信號(hào)，根據(jù)所述CLB輸出的地址信息，輸出來(lái)自所述CLB的數(shù)字信號(hào)至DA芯片；所述CLB在上電后從外部加載配置信息,利用配置信息生成一個(gè)用以表不輸入與輸出間連接關(guān)系的真值表，根據(jù)FPGA時(shí)鐘頻率從所述IOB采樣數(shù)字信號(hào)并進(jìn)行緩存，從所述IOB讀取輸入數(shù)字信號(hào)的所述AD芯片的地址信息，利用所述AD芯片的地址信息及所述真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的數(shù)字信號(hào)至所述Ι0Β。上述裝置中，所述IOB包含N個(gè)輸入子單元、N個(gè)輸入接口、N個(gè)輸出子單元及N個(gè)輸出接口；任一輸入子單元通過(guò)輸入接口連接一個(gè)AD芯片，任一輸出子單元通過(guò)輸出接口連接一個(gè)DA芯片；所述輸入子單元接收通過(guò)輸入接口連接的AD芯片輸出的數(shù)字信號(hào)，將外部輸入的使能信號(hào)輸出至所述CLB ;所述使能信號(hào)為確定輸入子單元的身份標(biāo)識(shí)的信號(hào)；所述N個(gè)輸出子單元中與來(lái)自所述CLB的地址信息匹配的輸出子單元，將來(lái)自所述CLB的數(shù)字信號(hào)輸出至其通過(guò)輸出接口連接的DA芯片。上述裝置賀總，所述CLB包含切換子單元、查找表子單元及隨機(jī)存儲(chǔ)器RAM ；所述切換子單元分別連接所述N個(gè)輸入子單元、所述N個(gè)輸出子單元、所述DCM、所述RAM及所述查找表子單元；所述RAM用以緩存來(lái)自所述切換子單元的數(shù)字信號(hào)；所述查找表子單元在上電后從外部加載配置信息，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表及邏輯算法，緩存所述真值表及邏輯算法；所述真值表保存有輸入地址信息及與其有連接關(guān)系的輸出地址信息；所述切換子單元根據(jù)接收到的使能信號(hào)確定輸入數(shù)字信號(hào)的輸入子單元，根據(jù)FPGA時(shí)鐘頻率從所述輸入子単元中采樣數(shù)字信號(hào)，將數(shù)字信號(hào)寫(xiě)入所述RAM ；所述切換子単元根據(jù)接收到的使能信號(hào)，從所述IOB獲取輸入數(shù)字信號(hào)的輸入子単元的地址信息，根據(jù)地址信息從所述查找表子単元緩存的所述真值表中查找邏輯算法，根據(jù)邏輯算法及所述輸入子単元的地址信息生成用以確定所述DA芯片連接的輸出子単元的地址信息，輸出地址信息及及所述RAM緩存的數(shù)字信號(hào)至所述I0B。由上述的技術(shù)方案可見(jiàn)，本技術(shù)提供了一種基于FPGA的多路模擬切換裝置，F(xiàn)PGA芯片分別連接N片AD芯片及N片DA芯片；任一 AD芯片將接收到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并輸出至FPGA芯片；FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；FPGA芯片將任一 AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用AD芯片的地址信息及真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自AD芯片的數(shù)字信號(hào)；任一 DA芯片將FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)并輸出。采用本技術(shù)的裝置能夠進(jìn)行任一輸入與任一輸出間的切換，降低硬件成本。 附圖說(shuō)明圖I為現(xiàn)有的采用模擬切換芯片的多路模擬切換裝置的結(jié)構(gòu)示意本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種基于FPGA的多路模擬切換裝置，其特征在于，該裝置包含：N片模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)AD芯片、N片數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)DA芯片及現(xiàn)場(chǎng)可編程門(mén)陣列FPGA芯片；所述N為大于1的整數(shù)；所述FPGA芯片分別連接所述N片AD芯片及所述N片DA芯片；任一AD芯片將接收到的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，并輸出至所述FPGA芯片；所述FPGA芯片在上電后從外部加載配置信息及時(shí)鐘信息，利用時(shí)鐘信息生成FPGA時(shí)鐘頻率，利用配置信息生成一個(gè)用以表示輸入與輸出間連接關(guān)系的真值表；所述FPGA芯片將任一AD芯片輸入的數(shù)字信號(hào)進(jìn)行緩存，利用所述AD芯片的地址信息及所述真值表進(jìn)行邏輯運(yùn)算，獲得用以輸出數(shù)字信號(hào)的DA芯片的地址信息，根據(jù)DA芯片的地址信息輸出緩存的來(lái)自所述AD芯片的數(shù)字信號(hào)；任一DA芯片將所述FPGA芯片輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)并輸出。

【技術(shù)特征摘要】

【專(zhuān)利技術(shù)屬性】
技術(shù)研發(fā)人員：連文泰，文雯，徐寧，
申請(qǐng)(專(zhuān)利權(quán))人：杭州海康威視數(shù)字技術(shù)股份有限公司，
類(lèi)型：實(shí)用新型
國(guó)別省市：