一種低壓帶隙電壓基準電路制造技術

本實用新型專利技術公開了一種低壓帶隙電壓基準電路，包括：接收運放的輸出信號，提供電流給兩條雙極結型晶體管(BJT)支路的電流鏡；差分輸入兩條BJT支路上端的電壓，產生輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等的運放，所述運放為NMOS輸入對結構；自適應調整兩條BJT支路中共基極BJT的基極電壓的自適應調整電路；根據共基極BJT的基極電壓，控制自身支路的電流的兩條BJT支路；鏡像產生Bandgap電壓基準電路的輸出電壓的Bandgap輸出電路；通過本實用新型專利技術的方案，能夠減使該Bandgap電壓基準電路能夠在較低的輸入電壓下工作。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術涉及電壓基準源技術，尤其涉及一種低壓帶隙(Bandgap)電壓基準電路。
技術介紹
電壓基準源作為一個基本的單元電路，在數/模(D/A)、模/數(A/D)轉換器和SDRAM等電路中占有極其重要的地位。在眾多類型的電壓基準源中，Bandgap電壓基準電路應用最為廣泛。傳統的Bandgap電壓基準電路一般有圖I和圖2所示的兩種結構，圖I中，P型-金屬-氧化物-半導體(PMOS，P-Mental-Oxide-Semiconductor) Pl I、PM0SP12、PM0S P13 構成共源共柵的電流鏡，用于鏡像彼此電路上的電流，PM0SP14、PM0S P15、PM0S P16構成串疊式(cascode)電路，運算放大器(以下簡稱運放)OPl的正輸入端連接PMOS P15的漏極，電阻Rll的一端，負輸入端連接PMOS P16的漏極和PNP M2的發射極，輸出端連接PMOS P12和PMOSP13的柵極，電阻Rll的另一端連接PNP Ml的發射極，PNP Ml的基極與PNPM2的基極連接在一起，并接地，PNP Ml和PNP M2的集電極均接地，PMOS P14的漏極作為輸出端，輸出電壓為VBG，并連接電阻R12的一端，電阻R12的另一端連接PNP M3的發射極，PNP M3的基極和集電極均接地。圖I所示的Bandgap電壓基準電路，運放OPl的正、負輸入端的電壓相同，所述PNP M2 一般為多個PNP并聯，所述運放OPl采用PMOS輸入對結構，運放OPl正常工作所需最小的輸入電壓VCC= I Vbe I+ I Vgs I+ I Vds |，其中，IVbeI為PNP M2的發射極-基極電壓，|Vgs|為運放OPl中PMOS輸入對的源極-柵極電壓，|Vds|為運放OPl中PMOS輸入對的源極-漏極電壓，由于IVgsI電壓較大，導致VCC電壓較大，一般最小也需要2V左右。圖2中，PMOS P2UPMOS P22、PM0S P23構成共源共柵的電流鏡，用于鏡像彼此電路上的電流，PMOS P24、PM0S P25、PM0S P26構成串疊式(cascode)電路，運算放大器(以下簡稱運放)0P2的正輸入端通過電阻R23連接PNP M4和PNP M5的基極，并通過電阻R21連接PMOS P25的漏極，負輸入端通過電阻R24連接PNP M4和PNP M5的基極，并通過電阻R22連接PMOS P26的漏極和PNP M5的發射極，輸出端連接PMOS P22和PMOS P23的柵極，電阻R25的一端連接PMOS P25的漏極，另一端連接PNP M4的發射極，PNP M4的基極與PNP M5的基極連接在一起，并接地，PNP M4和PNP M5的集電極均接地，PMOS P24的漏極作為輸出端，輸出電壓為VBG，并連接電阻R26的一端，電阻R26的另一端接地。圖2所示的Bandgap電壓基準電路，運放0P2的正、負輸入端的電壓相同，電阻R21與電阻R23的阻值比等于電阻R22與電阻R24的阻值比，如電阻R21可以是兩個電阻R22串聯，電阻R23可以是兩個電阻R24串聯，等等；所述運放0P2采用PMOS輸入對結構，運放0P2正常工作所需最小的輸入電壓較小，但由于電阻R21與電阻R22的存在，放大了運放0P2的偏差(offset)，不利于應用。
技術實現思路
為解決現有技術中的問題，本技術的主要目的在于提供一種低壓Bandgap電壓基準電路。為達到上述目的，本技術的技術方案是這樣實現的本技術提供的一種低壓Bandgap電壓基準電路，該電路包括接收運放的輸出信號，提供電流給兩條雙極結型晶體管(BJT, BipolarJunctionTransistor)支路的電流鏡；差分輸入兩條BJT支路上端的電壓，產生輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等的運放，所述運放為N型-金屬-氧化物-半導體(NMOS)輸入對結構； 根據運放中NMOS輸入對的工作情況自適應調整兩條BJT支路中共基極BJT的基極電壓的自適應調整電路；根據共基極BJT的基極電壓，控制自身支路的電流，保證所述運放正常工作的兩條BJT支路；鏡像產生Bandgap電壓基準電路的輸出電壓的Bandgap輸出電路。上述方案中，所述運放、和/或電流鏡、和/或Bandgap輸出電路、和/或自適應調整電路中還包括串疊式(cascode)電路。本技術提供的低壓Bandgap電壓基準電路,將兩條BJT, Bipolar JunctionTransistor支路差分輸入到采用NMOS輸入對結構的運放，所述運放輸出端連接電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等；根據運放中NMOS輸入對的工作情況自適應調整兩條BJT支路中共基極BJT的基極電壓，控制兩條BJT支路的電流，保證所述運放正常工作；鏡像產生Bandgap電壓基準電路的輸出電壓；如此，能夠減小Bandgap電壓基準電路的輸入電壓，使該Bandgap電壓基準電路能夠在較低的輸入電壓下工作，并且避免了運放的offset被放大。附圖說明圖I為現有技術中提供的一種Bandgap電壓基準電路的連接不意圖；圖2為現有技術中提供的另一種Bandgap電壓基準電路的連接不意圖；圖3為本技術實施例提供的Bandgap電壓基準電路的結構示意圖；圖4為本技術實施例提供的Bandgap電壓基準電路的連接不意圖；圖5為本技術又一實施例提供的Bandgap電壓基準電路的連接不意圖；圖6為本技術實施例提供的Bandgap電壓基準電路的實現方法流程示意圖；圖7為本技術實施例的Bandgap電壓基準電路的輸出電壓隨溫度變化的測試結果示意圖。具體實施方式本技術的基本思想是將兩條BJT支路上端的電壓差分輸入到采用NMOS輸入對結構的運放，所述運放輸出端連接電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等；根據運放中NMOS輸入對的工作情況自適應調整兩條BJT支路中共基極BJT的基極電壓，控制兩條BJT支路的電流，保證所述運放正常工作。下面通過附圖及具體實施例對本技術做進一步的詳細說明。本技術實施例實現一種低壓Bandgap電壓基準電路，如圖3所示，該電路包括電流鏡、采用NMOS輸入對結構的運放、Bandgap輸出電路、自適應調整電路、兩條BJT支路;其中，所述電流鏡，配置為接收運放的輸出信號，提供電流給兩條BJT支路；所述運放，配置為差分輸入兩條BJT支路上端的電壓，傳輸輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等；所述自適應調整電路，配置為根據運放中NMOS輸入對的工作情況自適應調整兩條BJT支路中共基極BJT的基極電壓；·所述兩條BJT支路，配置為根據共基極BJT的基極電壓，控制自身支路的電流，保證所述運放正常工作；所述Bandgap輸出電路,配置為鏡像產生Bandgap電壓基準電路的輸出電壓；所述共基極BJT —般為共基極的PNP ；如圖4所示的Bandgap電壓基準電路，在圖4中不示出自適應調整電路，其中，所述電流鏡由共源共柵的PMOS P42和PMOS P43構成；所述兩條BJT支路中左邊支路包括電阻R41和PNP M6，其中，電阻R41的本文檔來自技高網...

【技術保護點】
一種低壓帶隙(Bandgap)電壓基準電路，其特征在于，該電路包括：接收運放的輸出信號，提供電流給兩條雙極結型晶體管(BJT)支路的電流鏡；差分輸入兩條BJT支路上端的電壓，產生輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等的運放，所述運放為N型？金屬？氧化物？半導體(NMOS)輸入對結構；根據運放中NMOS輸入對的工作情況自適應調整兩條BJT支路中共基極BJT的基極電壓的自適應調整電路；根據共基極BJT的基極電壓，控制自身支路的電流，保證所述運放正常工作的兩條BJT支路；鏡像產生Bandgap電壓基準電路的輸出電壓的Bandgap輸出電路。

【技術特征摘要】

【專利技術屬性】
技術研發人員：黃雷，
申請(專利權)人：快捷半導體蘇州有限公司，
類型：實用新型
國別省市：