低功率/高速TSV接口設計制造技術

本發明專利技術涉及低功率/高速TSV接口設計以及用于設置在中介層襯底中的TSV的TSV接口電路，其在第一管芯和第二管芯之間形成連接，TSV接口電路包括設置在第一管芯中的驅動電路以及設置在第二管芯中的接收器電路，其中，驅動電路與均低于中介層襯底電壓的第一電源電壓和第二電源電壓相連，這充分降低了TSV的寄生電容。接收器電路也與均低于中介層襯底電壓的第一電源電壓和第二電源電壓相連。

【技術實現步驟摘要】

本專利技術總的來說涉及3D集成電路(“3D-IC”)中的襯底通孔。
技術介紹
襯底通孔(“TSV”)(也公知為硅通孔)技術對于實現集成電路的3D集成是非常 重要的。TSV是完全穿過襯底(諸如，硅晶圓或管芯)的垂直電連接件并且為制造3D封裝件和3D IC提供了高性能的封裝方案。TSV通常包括嵌入硅或其他半導體襯底(也被稱為中介層)中的高縱橫比金屬通孔，并且金屬通孔通過電介質襯墊(通常是氧化物)與襯底相隔離，從而形成金屬氧化物半導體結構。為了實現低延遲信號傳輸，期望將TSV所引起的寄生電容保持盡可能低。
技術實現思路
根據本專利技術的一個方面，提供了一種用于設置在中介層襯底中的襯底通孔的襯底通孔接口電路，襯底通孔在第一管芯和第二管芯之間形成連接，其中，中介層襯底處于中介層襯底電壓V1,襯底通孔接口電路包括驅動電路，設置在第一管芯中，驅動電路具有輸入端和與襯底通孔相連的輸出端，其中，驅動電路與第一電源電壓_N*VDD和第二電源電壓_(N+1)*VDD相連，并且第一電源電壓和第二電源電壓均低于中介層襯底電壓優選地，驅動電路是包括并聯配置在驅動電路的輸入端和輸出端之間的PMOS晶體管和NMOS晶體管的CMOS反相器，其中，PMOS晶體管和NMOS晶體管中的每一個均包括柵極端、主體端和源極端，并且其中，PMOS晶體管的主體端和源極端與第一電源電壓_N*VDD相連，而NMOS晶體管的主體端和源極端與第二電源電壓_(N+1)*VDD相連。更優選地，中介層襯底電壓V1為0V。優選地，該襯底通孔接口電路進一步包括接收器電路，設置在第二管芯中，接收器電路具有輸出端和與襯底通孔相連的輸入端，其中，接收器電路與第一電源電壓_N*VDD和第二電源電壓-(N+l) *VDD相連。優選地，接收器電路是包括并聯配置在接收器電路的輸入端和輸出端之間的PMOS晶體管和NMOS晶體管的CMOS反相器，其中，PMOS晶體管和NMOS晶體管中的每一個均包括柵極端、主體端和源極端，并且其中，PMOS晶體管的主體端和源極端與第一電源電壓-N*VDD相連，而NMOS晶體管的主體端和源極端與第二電源電壓_(N+1)*VDD相連。更優選地，中介層襯底電壓V1為0V。根據本專利技術的另一方面，提供了一種用于設置在中介層襯底中的襯底通孔的襯底通孔接口電路，襯底通孔在第一管芯和第二管芯之間形成連接，其中，中介層襯底處于中介層襯底電壓V1，通孔襯底接口電路包括接收器電路，設置在第一管芯中，接收器電路具有輸出端和與襯底通孔相連的輸入端，其中，接收器電路與第一電源電壓-N*VDD相連，并且第二電源電壓_(N+1)*VDD與接收器電路相連，并且其中，第一電源電壓和第二電源電壓均低于中介層襯底電壓％。優選地，接收器電路是包括并聯配置在接收器電路的輸入端和輸出端之間的PMOS晶體管和NMOS晶體管的CMOS反相器，其中，PMOS晶體管和NMOS晶體管中的每一個均包括柵極端、主體端和源極端，并且其中，PMOS晶體管的主體端和源極端與第一電源電壓-N*VDD相連，而NMOS晶體管的主體端和源極端與第二電源電壓_(N+1)*VDD相連。更優選地，中介層襯底電壓V1為0V。優選地，該襯底通孔接口電路進一步包括驅動電路，設置在第二管芯中，驅動電·路具有輸出端和與襯底通孔相連的輸入端，其中，驅動電路與第一電源電壓_N*VDD相連，并且第二電源電壓_(N+1)*VDD與驅動電路相連。優選地，驅動電路是包括并聯配置在驅動電路的輸入端和輸出端之間的PMOS晶體管和NMOS晶體管的CMOS反相器，其中，PMOS晶體管和NMOS晶體管中的每一個均包括柵極端、主體端和源極端，并且其中，PMOS晶體管的主體端和源極端與第一電源電壓_N*VDD相連，而NMOS晶體管的主體端和源極端與第二電源電壓_(N+1)*VDD相連。更優選地，中介層襯底電壓V1為0V。根據本專利技術的又一方面，提供了一種用于設置在中介層襯底中的襯底通孔的襯底通孔接口電路，襯底通孔在第一管芯和第二管芯之間形成連接，其中，中介層襯底處于中介層襯底電壓V1,襯底通孔接口電路包括驅動電路，設置在第一管芯中，驅動電路具有輸入端和與襯底通孔相連的輸出端，其中，驅動電路與第一電源電壓-N*VDD相連，并且第二電源電壓_(N+1)*VDD與驅動電路相連接，其中，第一電源電壓和第二電源電壓均低于中介層襯底電壓V1;以及接收器電路，設置在第二管芯中，接收器電路具有輸出端和與襯底通孔相連的輸入端，其中，接收器電路與第一電源電壓_N*VDD相連，并且第二電源電壓_(N+1)*VDD與接收器電路相連。優選地，驅動電路是包括并聯配置在所述驅動電路的輸入端和輸出端之間的PMOS晶體管和NMOS晶體管的CMOS反相器，其中，PMOS晶體管和NMOS晶體管中的每一個均包括柵極端、主體端和源極端，并且其中，PMOS晶體管的主體端和源極端與第一電源電壓-N*VDD相連，而NMOS晶體管的主體端和源極端與第二電源電壓_(N+1)*VDD相連。更優選地，中介層襯底電壓V1為0V。優選地，接收器電路是包括并聯配置在接收器電路的輸入端和輸出端之間的PMOS晶體管和NMOS晶體管的CMOS反相器，其中，PMOS晶體管和NMOS晶體管中的每一個均包括柵極端、主體端和源極端，并且其中，PMOS晶體管的主體端和源極端與第一電源電壓-N*VDD相連，而NMOS晶體管的主體端和源極端與第二電源電壓_(N+1)*VDD相連。更優選地，中介層襯底電壓V1為0V。附圖說明圖I (a)示出了 TSV的典型結構；圖I (b)示出了根據實施例的TSV接口電路的實例；圖2示出了 TSV被設置在p型襯底中的TSV接口電路的一個實例；圖3是在25 °C下具有頻率變化的TSV C-V特性圖；圖4示出了 TSV被設置在N阱中的TSV接口電路的另一個實例圖5是N阱中的TSV的C-V特性圖；圖6是設置在TSV接口 TX之前的電平降低轉換器的示意圖；圖7是設置在TSV接口 RX之后的電平升高轉換器的示意圖；所有附圖均為示意性的并且未按比例繪制。 具體實施例方式對于示例性實施例的描述旨在接合附圖進行閱讀，附圖被認為是整個書面描述的一部分。對于示例性實施例的描述旨在接合附圖進行閱讀，附圖被認為是整個書面描述的一部分。應該理解，在該說明中的相對關系術語，諸如，“下面的”、“上面的”、、“水平的”、“垂直的”、“在. 上面”、“在...下面”、“向上的”、“向下的”、“頂部”和“底部”以及其派生詞(例如，“水平地”、“向下地”、“向上地”等)與隨后所描述的或在論述過程中視圖所示出的方向相關。這些相對關系術語旨在更容易地描述，并不要求部件按此特定的方向裝配或操作。除非另有明確說明，否則這些涉及了連接，耦合等的術語(諸如“連接的”和“互連的”)涉及的是彼此直接固定或連接或通過中間結構間接地固定或連接的結構之間的關系，以及兩者可移動或不可移動的連接或關系。另外，除非另有說明，否則關于電連接等的術語(諸如，“接合的”、“連接的”以及“互連的”)涉及的都是相互直接通信或通過中間結構間接通信的結構之間的關系。圖I (a)是TSV 55的典型結構的截面圖。TSV 55是延伸穿過中介層50的厚度、為中介層50的任一側的IC器件提供電連接本文檔來自技高網...

【技術保護點】
一種用于設置在中介層襯底中的襯底通孔的襯底通孔接口電路，所述襯底通孔在第一管芯和第二管芯之間形成連接，其中，所述中介層襯底處于中介層襯底電壓VI，所述襯底通孔接口電路包括：驅動電路，設置在所述第一管芯中，所述驅動電路具有輸入端和與所述襯底通孔相連的輸出端，其中，所述驅動電路與第一電源電壓?N*VDD和第二電源電壓?(N+1)*VDD相連，并且其中，所述第一電源電壓和所述第二電源電壓均低于所述中介層襯底電壓VI。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：陳重輝，洪照俊，陳碩懋，葉德強，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：