用于低功率高速接口的可調(diào)式輸入接收器制造技術(shù)

本發(fā)明專利技術(shù)揭示一種偽差分輸入接收器，其經(jīng)配置以在沒有并聯(lián)終端的情況下支持寬廣范圍的參考電壓Ｖｒｅｆ及寬廣范圍頻率接口。本文中所描述的所述偽差分接收器實(shí)施方案在面積、功率及性能方面非常有效。本文中描述一種寬廣頻率范圍Ｖｒｅｆ可調(diào)式輸入接收器。所述接收器可用監(jiān)視Ｖｒｅｆ的ＰＭＯＳ幫助器ＦＥＴ或經(jīng)啟用的堆疊ＰＭＯＳ幫助器ＦＥＴ配置以使所述接收器能夠在Ｖｒｅｆ＝０Ｖ下如同常規(guī)ＣＭＯＳ接收器那樣工作。所述接收器還可用監(jiān)視Ｖｒｅｆ的ＮＭＯＳ幫助器ＦＥＴ配置以使基于Ｖｒｅｆ的輸入接收器能夠在Ｖｒｅｆ＝（０．５～０．７）Ｖｄｄ下依據(jù)輸出驅(qū)動(dòng)器的阻抗與并聯(lián)的裸片上／外終端阻抗的比率而以對(duì)偏置電流及跳脫點(diǎn)的可編程性進(jìn)行工作。

【技術(shù)實(shí)現(xiàn)步驟摘要】
【國(guó)外來華專利技術(shù)】
本專利技術(shù)涉及集成半導(dǎo)體電路的領(lǐng)域。更明確地說，本專利技術(shù)涉及例如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)輸入接收器或偽差分輸入接收器等高速輸入邏輯接收器的領(lǐng)域。
技術(shù)介紹
一般來說，常規(guī)的CMOS輸入接收器(例如，如圖1中所示的使用密集裝置或使用稀疏裝置的不支持額外參考電壓Vref的那些輸入接收器)針對(duì)低功率存儲(chǔ)器接口(例如，在外部總線接口標(biāo)準(zhǔn)EBIl、 EBI2等中所定義的那些接口)在200MHz以下工作良好。對(duì)于較高頻率操作(例如，從200 MHz到533 MHz)，如圖2中所示的若干種基于Vref的單端偽差分輸入接收器已與不同Vref值(例如，在沒有并聯(lián)終端的情況下為供應(yīng)電壓的一半，或在具有Vddq終端的情況下為供應(yīng)電壓的7090 —起使用。為了覆蓋寬廣范圍頻率且支持Vref (例如，支持低功率雙數(shù)據(jù)速率(DDR2)接口的接收器實(shí)施方案所需要的)，簡(jiǎn)單的解決方案是配置多個(gè)并聯(lián)的輸入接收器且基于Vref值而僅接通一個(gè)接收器。然而，此方法在面積及功率方面并不是合乎需要的。另外，多個(gè)并聯(lián)接收器的實(shí)施方案遭受性能降級(jí)，其可歸因于增加的輸入電容Cin及由于添加了多路復(fù)用器而引起的增加的輸入路徑延遲。附圖說明圖1為不支持Vref的CMOS接收器的示范性實(shí)施例的簡(jiǎn)化示意圖。圖2為支持Vref的偽差分接收器的示范性實(shí)施例的簡(jiǎn)化示意圖。圖3為Vref可調(diào)式自偏置偽差分接收器的示范性實(shí)施例的簡(jiǎn)化示意圖。圖4為Vref可調(diào)式自偏置偽差分接收器的示范性實(shí)施例的簡(jiǎn)化示意圖。圖5a到圖5f為比較各種示范性接收器實(shí)施例的性能曲線的簡(jiǎn)化圖。圖6為Vref可調(diào)式自偏置NMOS偽差分接收器的示范性實(shí)施例的簡(jiǎn)化示意圖。圖7為Vref可調(diào)式自偏置偽差分接收器的示范性實(shí)施例的簡(jiǎn)化示意圖。圖8a到圖8f為比較各種示范性接收器實(shí)施例的性能曲線的簡(jiǎn)化圖。圖9為自偏置偽差分接收器的方法的示范性實(shí)施例的簡(jiǎn)化流程圖。具體實(shí)施例方式詞示范性在本文中用于意指充當(dāng)實(shí)例、例子或說明。不必將本文中描述為示范性的任何實(shí)施例解釋為比其它實(shí)施例優(yōu)選或有利。以下結(jié)合附圖闡述的詳細(xì)描述既定作為對(duì)本專利技術(shù)的示范性實(shí)施例的描述，且不希望代表其中可實(shí)踐本專利技術(shù)的僅有實(shí)施例。貫穿此描述所使用的術(shù)語示范性意指充當(dāng)實(shí)例、例子或說明，且應(yīng)不必被解釋為比其它示范性實(shí)施例優(yōu)選或有利。所述詳細(xì)描述包括特定細(xì)節(jié)以用于提供對(duì)本專利技術(shù)的示范性實(shí)施例的透徹理解。所屬領(lǐng)域的技術(shù)人員將顯而易見，可在沒有這些特定細(xì)節(jié)的情況下實(shí)踐本專利技術(shù)的示范性實(shí)施例。在某些情況下，為了避免使本文中所呈現(xiàn)的示范性實(shí)施例的新穎性模糊不清，以框圖形式展示眾所周知的結(jié)構(gòu)及裝置。需要具有寬廣頻率范圍Vref可調(diào)式輸入接收器的僅一個(gè)配置。可使所述接收器配置在寬廣頻率范圍上及在寬廣Vref值范圍上操作。可利用對(duì)裸片面積及功率消耗僅具有最小影響的變化來容易地調(diào)整所述接收器的性能。圖1為不具有Vref的常規(guī)CMOS接收器100的示范性實(shí)施例的簡(jiǎn)化示意圖。圖1的常規(guī)CMOS接收器100可使用常規(guī)的密集裝置或稀疏裝置來實(shí)施。常規(guī)CMOS接收器100包括經(jīng)配置作為CMOS反相器的常規(guī)互補(bǔ)FET對(duì)，其包括堆疊在NMOS FET 114上的PMOS FET 112。 PMOS FET 112的源極耦合到Vdd，且漏極與NMOS FET 114的漏極是共同的，所述漏極作為CMOS反相器的輸出而操作。PMOSFET 112的柵極與NMOS FET 114的柵極是共同的，且充當(dāng)CMOS接收器100的輸入。NMOS FET 114的源極可耦合到Vss或任選地耦合到NMOS啟用FET 124的漏極連接。NMOS啟用FET 124的源極耦合到Vss，且柵極接收啟用控制信號(hào)。類似地，PMOS啟用FET 122可經(jīng)配置以在反相器未被啟用時(shí)上拉CMOS反相器的輸出。PMOS啟用FET 122的源極耦合到Vdd，且漏極耦合到CMOS反相器的輸出。PMOS啟用FET 122的柵極經(jīng)配置以接收所述啟用控制信號(hào)。圖1的常規(guī)CMOS接收器100不支持Vref輸入。不能支持可變Vref值使常規(guī)CMOS 接收器100在較高頻率下操作較不合意，所述操作具有對(duì)準(zhǔn)到Vref電平的小擺動(dòng)輸入。 Vref值可視為標(biāo)稱邏輯閾值，且從低到高或從高到低的邏輯轉(zhuǎn)變經(jīng)常在所述接收器支持 Vref時(shí)根據(jù)Vref值而指定。支持外部可控的Vref值可為合乎需要的，以便補(bǔ)償可能不 在與CMOS接收器100所使用的正好相同的供應(yīng)電壓下操作的總線或裝置或以另外方式 與所述總線或裝置介接，或者以便以另外方式補(bǔ)償電總線或接口的效應(yīng)。實(shí)際上， 一些 存儲(chǔ)器接口標(biāo)準(zhǔn)清楚地闡述Vref的值的范圍。圖2的示范性偽差分接收器200實(shí)施例包括用于接受Vref值的裝備。圖2的示范性 偽差分接收器200實(shí)施例可基于圖1的示范性實(shí)施例中所描述的相同CMOS反相器。 PMOS FET 112堆疊在NMOS FET 114上，且所述兩個(gè)FET共享共同柵極連接以作為反 相器輸入。Vref CMOS對(duì)大致與CMOS反相器并聯(lián)地定位。所述并聯(lián)配置是指并聯(lián)地開始電連 接，以使得用于Vref CMOS對(duì)及CMOS反相器的輸入電流連接是共同的，其輸出電流 連接也是共同的。Vref值驅(qū)動(dòng)Vref CMOS對(duì)的輸入。所述Vref值通常是從集成電路的外部接口接收， 但Vref值也可在集成電路內(nèi)部產(chǎn)生。通常，Vref值代表邏輯閾值、設(shè)定點(diǎn)或跳脫點(diǎn)。可 調(diào)整所述邏輯閾值的值以適應(yīng)與可能不在與輸入接收器相同的電壓供應(yīng)下操作的各種 裝置介接。Vref CMOS對(duì)包括堆疊在NMOS Vref FET 214上的PMOS Vref FET 212。 PMOS Vref FET 212及NMOS Vref FET 214具有共同柵極連接，所述柵極連接經(jīng)配置以 接收參考電壓Vref。PMOS Vref FET 212的源極連接與CMOS反相器的PMOS FET 112的源極是共同的。 共同源極連接耦合到上拉PMOS FET 222的漏極。上拉PMOS FET 222的源極耦合到 Vdd，而柵極耦合到Vref CMOS對(duì)的共同漏極連接。NMOS Vref FET 214的源極連接與CMOS反相器的NMOS FET 114的源極是共同 的。下拉NMOS FET 224具有連接到共同源極連接的漏極且具有連接到Vss或任選地連 接到NMOS啟用FET 124的漏極的源極。下拉NMOS FET 224的柵極耦合到Vref CMOS 對(duì)的共同漏極連接。結(jié)合上拉PMOS FET 222及下拉NMOS FET 224的Vref CMOS對(duì)操作以控制CMOS 反相器的邏輯閾值或跳脫點(diǎn)，且基于輸入電壓與Vref值的關(guān)系而控制通過CMOS反相 器的偏置電流。然而，常規(guī)的基于Vref的偽差分接收器200不能總是恰當(dāng)偏置以滿足在寬廣范圍Vref上的高性能操作，尤其是當(dāng)Vref接近Vss或Vdd時(shí)。用于解決一系列Vref值的常規(guī)方法是并聯(lián)地產(chǎn)生許多輸入接收器且基于Vref操作 值而選擇輸入接收器。并聯(lián)地配置多個(gè)輸入接收器且基于Vref的值而選擇所述輸入接收 器中的一者是提供對(duì)寬廣輸入頻率范圍及Vref范圍的支持的低效率方式。本文中所揭示 的CMOS輸入接收器及方法實(shí)施利用單一輸入接收器實(shí)施方案的本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種具備可變范圍邏輯閾值功能的輸入接收器設(shè)備，所述設(shè)備包含：　邏輯門；　邏輯閾值配置，其與所述邏輯門并聯(lián)地耦合，且經(jīng)配置以接收可變邏輯閾值并針對(duì)所述邏輯閾值而配置邏輯裝置；以及　幫助器裝置，其經(jīng)配置以接收所述可變邏輯閾值且 經(jīng)配置以向所述邏輯門提供偏置電流路徑，所述偏置電流路徑不同于由所述邏輯閾值配置提供給所述邏輯門的偏置電流路徑。

【技術(shù)特征摘要】
【國(guó)外來華專利技術(shù)】US 2007-5-31 60/941,228;US 2008-5-22 12/125,7601.一種具備可變范圍邏輯閾值功能的輸入接收器設(shè)備，所述設(shè)備包含邏輯門；邏輯閾值配置，其與所述邏輯門并聯(lián)地耦合，且經(jīng)配置以接收可變邏輯閾值并針對(duì)所述邏輯閾值而配置邏輯裝置；以及幫助器裝置，其經(jīng)配置以接收所述可變邏輯閾值且經(jīng)配置以向所述邏輯門提供偏置電流路徑，所述偏置電流路徑不同于由所述邏輯閾值配置提供給所述邏輯門的偏置電流路徑。2. 根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包含邏輯閾值檢測(cè)器，所述邏輯閾值檢測(cè)器經(jīng)配置以接收所述邏輯閾值且基于所述可變邏輯閾值而向所述邏輯門提供額外偏置電流路徑。3. 根據(jù)權(quán)利要求2所述的設(shè)備，其中所述邏輯闞值檢測(cè)器包含-NMOS FET，其具有經(jīng)配置以接收所述邏輯閾值的柵極；POMS上拉FET，其具有與漏極共同的柵極及耦合到電壓供應(yīng)源的源極，且其中所述漏極耦合到所述NMOS FET的漏極。4. 根據(jù)權(quán)利要求1所述的設(shè)備，其進(jìn)一步包含啟用裝置，所述啟用裝置經(jīng)配置以接收啟用控制信號(hào)且經(jīng)配置以基于所述啟用控制信號(hào)的狀態(tài)而選擇性地禁止偏置電流流動(dòng)通過所述邏輯裝置。5. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述邏輯裝置包含CMOS反相器。6. 根據(jù)權(quán)利要求5所述的設(shè)備，其中所述邏輯閾值配置包含-Vref CMOS對(duì)，其具有與所述CMOS反相器的PMOS源極共同的Vref PMOS源極；Vref NMOS源極，其與所述CMOS反相器的NMOS源極為共同的；PMOS上拉FET,其具有耦合到所述Vref CMOS對(duì)的共同漏極的柵極且經(jīng)耦合以上拉共同PMOS源極連接；以及CMOS下拉FET，其具有耦合到所述Vref CMOS對(duì)的所述共同漏極的柵極且經(jīng)耦合以下拉共同NMOS源極連接。7. 根據(jù)權(quán)利要求5所述的設(shè)備，其中所述幫助器裝置包含幫助器PMOS FET，所述幫助器PMOS FET具有耦合到所述邏輯閾值的柵極且經(jīng)配置以上拉所述CMOS對(duì)的PMOSFET的源極連接。8. 根據(jù)權(quán)利要求5所述的設(shè)備，其中所述幫助器裝置包含幫助器NMOS FET，所述幫助器NMOS FET具有耦合到所述邏輯閾值的柵極且經(jīng)配置以下拉所述CMOS對(duì)的NMOS FET的源極連接。9. 根據(jù)權(quán)利要求5所述的設(shè)備，其進(jìn)一步包含邏輯閾值檢測(cè)器，所述邏輯閾值檢測(cè)器經(jīng)配置以接收所述邏輯閾值且基于所述邏輯閾值的值而向所述邏輯裝置提供額外偏置電流路徑。10. 根據(jù)權(quán)利要求l所述的設(shè)備，其中所述邏輯裝置包含NMOS反相器。11. 根據(jù)權(quán)利要求IO所述的設(shè)備，其中所述邏輯閾值配置包含-Vref NMOS FET，其具有經(jīng)配置以接收所述邏輯閾值的柵極且具有與所述NMOS反相器的源極共同的源極；第一 PMOS上拉FET，其具有耦合到Vdd的源極及耦合到所述NMOS反相器的漏極的漏極；第二PMOS上拉FET，其具有耦合到Vdd的源極，具有耦合到所述Vref NMOSFET的漏極的漏極連接。12. 根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一 PMOS上拉FET具有耦合到所述VrefNMOS FET的漏極的柵極。13. 根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一 PMOS上拉FET具有耦合到所述NMOS反相器的漏極的柵極。14. 根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第二 PMOS上拉FET具有耦合到所述VrefNMOS FET的所述漏極的柵極。15. 根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第二 PM...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：權(quán)昌基，
申請(qǐng)(專利權(quán))人：高通股份有限公司，
類型：發(fā)明
國(guó)別省市：US[美國(guó)]