并行排序電路及并行排序方法技術

本發明專利技術公開了一種并行排序電路和并行排序方法，主要解決現有技術的排序速度慢、不能滿足實時性要求的問題。其包括比較單元、控制單元和輸出單元，該控制單元包括插入地址子單元和刪除地址子單元。比較單元對數據進行比較，插入地址子單元利用比較單元輸出的比較結果，產生插入地址；刪除地址子單元利用插入地址子單元輸出的插入地址，產生刪除地址；輸出單元根據插入地址和刪除地址，在一個時鐘周期內插入新數據，同時刪除最早的數據，輸出排序結果。該發明專利技術基于硬件實現，并行性好，速度快，減少了排序需要的時鐘周期數，滿足實時性要求，可以應用于雷達探測等對數據處理速度要求較高的領域。

【技術實現步驟摘要】

本專利技術涉及微電子數字電路設計領域，具體涉及一種數據排序的硬件電路及其實現方法，可用于數據處理中對數據進行排序。
技術介紹
排序是數據處理中最基本也是最重要的操作之一，鑒于其重要性，近年來已經陸續提出了許多排序算法來解決實際問題。目前排序算法大致可以分為軟件實現方式和硬件實現方式。軟件排序算法有很多，如冒泡排序、選擇排序、插入排序、快速排序、合并排序、計數排序等。這些軟件實現方式都有一個共同的缺點，那就是速度比較慢而且需要利用處理 器資源。在圖像處理、多媒體數據處理以及雷達探測等需要高速數據處理的場合，這些排序算法的軟件實現方式很難達到要求的處理速度。而且在沒有處理器資源的場合，也無法采用軟件實現方式。而硬件實現具有并行性的特點，硬件排序的速度更快。目前，硬件排序的結構可以分為兩種排序網絡和線性排序陣列。排序網絡的缺點是當需要排序的數據較多時，會導致排序網絡的面積很大，而且如果要進行排序的數據塊中一個數據發生變化，都需要重新進行排序。而線性排序在處理連續串行輸入的數據時很有用，但是目前存在的問題是速度慢，需要較多的時鐘周期才能得到排序結果，實時性不好。
技術實現思路
本專利技術的目的在于克服上述已有技術的不足，提出一種，以提高電路的排序速度，減少排序所需要的時鐘周期數，滿足實時性要求。為實現上述目的，本專利技術的并行排序電路，包括比較單元、控制單元以及輸出單元，比較單元將新輸入的待排序數據和已排序數據以及設定的數據的最大值進行比較，得到比較結果Ic1, C2，…，Ci，…，CN，CN+1}，其中N為排序數據的個數，Ci為待排序數據與N個已排序數據的比較結果，i為自然數，取值范圍為[1，N]，cN+1為待排序數據與設定的數據的最大值的比較結果，該比較結果輸出給控制單元，控制單元利用比較單元的比較結果產生插入地址ins和刪除地址del并輸出給輸出單元，輸出單元根據插入地址ins和刪除地址del的值，將輸入的待排序數據插入到已排序的數據中，并刪除最早輸入的待排序數據，得到排序結果，其特征在于所述的控制單元，包括插入地址子單元，它包含第一多路選擇器A和第二多路選擇器B ;該第一多路選擇器A的輸入信號為Ic1, C2,…，Ci,…，cN, cn+1},控制信號為刪除地址子單兀的輸出信號刪除地址del,輸出信號為標志信號flag,若del=N_i,貝丨J flag= (C1, c2,…，。卜” ci+1,…，cN, cN+1},i的取值范圍為[1，N];該第二多路選擇器B的輸入信號為所有已排序數據的地址值N-j，j的取值范圍為[1，N],輸出信號為插入地址ins,控制信號為第一多路選擇器A的輸出信號flag，其位寬為N，若flag所有位中I的個數為Ν-j+l，則插入地址ins=N_j ；刪除地址子單元，它包含N個寄存器和N-1個多路選擇器，該N個寄存器和N-1個多路選擇器交替排列，第一個寄存器的輸入信號為插入地址子單元的輸出信號插入地址ins,其余N-1個寄存器的輸入信號分別為它前面一個多路選擇器的輸出信號,第i個寄存器的輸出信號為第i個中間刪除地址4，i的取值范圍為[1，N-1]，第N個寄存器的輸出信號為該刪除地址子單元的輸出信號刪除地址del ;第i個多路選擇器的輸入信號為它前面一個寄存器的輸出信號hi;比+1以及h1-1，控制信號為插入地址ins，刪除地址del以及它前面一個寄存器的輸出信號Iii,輸出信號為中間插入地址gi; i的取值范圍為[1，N-1],該中間插入地址gi按如下規則選取若ins>hi； (IeDhi,則 ；若insfhi, (IeKhi,則 gfhi ;若ins<=hi； (IeDhi,則 g^hj+l ；若ins>=hi, CleKhi,貝丨J g^hj-lo為實現上述目的，本專利技術的并行排序方法，包括如下步驟I)初始化步驟初始化刪除地址Clel=O ;初始化第i個中間刪除地址hi=N_i，i的取值范圍為[1，N-1];初始化已排序數據d」=0，j的取值范圍為[1，N]；2)數據大小比較步驟將每個時鐘周期輸入的待排序數據與已排序數據以及設定的數據的最大值進行比較，若待排序數據小于或者等于已排序數據，則Ci=I,否則，Ci=O ;若待排序數據小于或者等于設定的數據的最大值，則cN+1=l,否則，cN+1=0,得到比較結果Ic1, C2,…，Ci,…，cN, cn+1},N為排序數據的個數，Ci為待排序數據與N個已排序數據的比較結果，cN+1為待排序數據與設定的數據的最大值的比較結果，i的取值范圍為[1，N]；3)插入地址產生步驟3a)利用刪除地址del和比較結果Ic1, C2,…，Ci,…，cN, cN+1},產生標志信號flag,若 del=N_i,則 Hag=Ic1, c2,…，Ch, ci+1, ···，cN, cN+1}, i 的取值范圍為[I, N]；3b)利用標志信號flag作為控制信號進行編碼，若flag所有位中I的個數為k+1，則插入地址ins=k, k的取值范圍為[O, N-1]；4)刪除地址產生步驟同時進行以下三個操作寄存插入地址ins，得到第一個中間刪除地址Ill ；將第i個中間刪除地址Iii分別與插入地址ins和刪除地址del比較，i的取值范圍為[1，N-1]，利用比較的結果作為控制信號產生第j個中間插入地址g];寄存第j個中間插入地址ir」，得到第j+Ι個中間刪除地址hj+1，j的取值范圍為[1，N-2]，j=i ；將第N-1個中間刪除地址V1分別與插入地址ins和刪除地址del比較，利用比較的結果產生第N-1個中間插入地址gH ;寄存第N-1個中間插入地址gH，得到更新的刪除地址的值deln ；5)排序結果輸出步驟設插入地址ins=N_j,更新后的刪除地址deln=N_n,1、j和η表示已排序數據的序號，其取值范圍均為[1，N];根據插入地址ins和更新后的刪除地址deln的值，確定已排序數據Cli的移位方式，將待排序數據din插入到相應的位置，得到如下排序結果當i = j時，將待排序數據插入到地址值為N-j的地址處，即dfdin ；當i古j時,需要根據j和η的大小確定(Ii的結果,具體判斷方法如下若j=n，則ins=del，使地址值不等于N-j的地址處的數據都保持不變，即i e [I,j-Ι]或者 i e [j+1, N]時,得至Ij (Ii=Cli ；若j>n，則ins〈del，保持地址值為N_1的地址到地址值為N_n+1的地址處的數據不變，同時保持地址值為Ν-j-l的地址到地址為值O的地址處的數據也不變，即i [ [I, η-1]或者 i e [j+1, N]時，得到 Cli =Cli;若j > n，則ins〈del，將地址值為N_n_l的地址到地址值為N-j的地址處的數據依次左移，得到地址值為N-n的地址到地址值為Ν-j+l的地址處的結果，即i e [n, j-1]時，得到φ=φ+1 ；若j〈n，則ins>del，保持地址值為N_1的地址到地址值為N-j+Ι的地址處的數據不變，同時保持地址值為N-n-Ι的地址到地址值為O的地址處的數據也不變，即i [ [I, j_l]或者 i [ [n+1, N]時，得到 Cli=C本文檔來自技高網...

【技術保護點】
一種并行排序電路，包括比較單元、控制單元以及輸出單元，比較單元將新輸入的待排序數據和已排序數據以及設定的數據的最大值進行比較，得到比較結果{c1,c2,…,ci，…,cN,cN+1}，其中N為排序數據的個數，ci為待排序數據與N個已排序數據的比較結果，i為自然數，取值范圍為[1,N]，cN+1為待排序數據與設定的數據的最大值的比較結果，該比較結果輸出給控制單元，控制單元利用比較單元的比較結果產生插入地址ins和刪除地址del并輸出給輸出單元，輸出單元根據插入地址ins和刪除地址del的值，將輸入的待排序數據插入到已排序的數據中，并刪除最早輸入的待排序數據，得到排序結果，其特征在于：?所述的控制單元，包括：?插入地址子單元，它包含第一多路選擇器A和第二多路選擇器B；該第一多路選擇器A的輸入信號為{c1,c2,…,ci，…,cN,cN+1}，控制信號為刪除地址子單元的輸出信號刪除地址del，輸出信號為標志信號flag，若del=N?i，則flag={c1,c2,…,ci?1,ci+1,…,cN,cN+1}，i的取值范圍為[1,N]；該第二多路選擇器B的輸入信號為所有已排序數據的地址值N?j，j的取值范圍為[1,N]，輸出信號為插入地址ins，控制信號為第一多路選擇器A的輸出信號flag，其位寬為N，若flag所有位中1的個數為N?j+1,則插入地址ins=N?j；?刪除地址子單元，它包含N個寄存器和N?1個多路選擇器，該N個寄存器和N?1個多路選擇器交替排列，第一個寄存器的輸入信號為插入地址子單元的輸出信號插入地址ins，其余N?1個寄存器的輸入信號分別為它前面一個多路選擇器的輸出信號，第i個寄存器的輸出信號為第i個中間刪除地址hi，i的取值范圍為[1,N?1]，第N個寄存器的輸出信號為該刪除地址子單元的輸出信號刪除地址del；第i個多路選擇器的輸入信號為它前面一個寄存器的輸出信號hi，hi+1以及hi?1，控制信號為插入地址ins，刪除地址del以及它前面一個寄存器的輸出信號hi，輸出信號為中間插入地址gi，i的取值范圍為[1,N?1]，該中間插入地址iri按如下規則選取：?若ins>hi，del>hi，則gi=hi；?若inshi，則gi=hi+1；?若ins>=hi，del...

【技術特征摘要】
1.一種并行排序電路，包括比較單元、控制單元以及輸出單元，比較單元將新輸入的待排序數據和已排序數據以及設定的數據的最大值進行比較，得到比較結果Ic1, C2，…，Ci，…，cN, cN+1}，其中N為排序數據的個數，Ci為待排序數據與N個已排序數據的比較結果，i為自然數，取值范圍為[1，N]，cN+1為待排序數據與設定的數據的最大值的比較結果，該比較結果輸出給控制單元，控制單元利用比較單元的比較結果產生插入地址ins和刪除地址del并輸出給輸出單元，輸出單元根據插入地址ins和刪除地址del的值，將輸入的待排序數據插入到已排序的數據中，并刪除最早輸入的待排序數據，得到排序結果，其特征在于 所述的控制單元，包括 插入地址子單元，它包含第一多路選擇器A和第二多路選擇器B ;該第一多路選擇器A的輸入信號為Ic1, C2,…，Ci,…，CN, Cn+1},控制信號為刪除地址子單兀的輸出信號刪除地址del,輸出信號為標志信號 flag,若 del=N_i,則 flag= (C1, c2,…，Ci^1, ci+1,…，cN, cN+1}, i 的取值范圍為[1，N];該第二多路選擇器B的輸入信號為所有已排序數據的地址值N-j，j的取值范圍為[1，N],輸出信號為插入地址ins,控制信號為第一多路選擇器A的輸出信號flag,其位寬為N，若flag所有位中I的個數為Ν-j+l，則插入地址ins=N-j ； 刪除地址子單元，它包含N個寄存器和N-1個多路選擇器，該N個寄存器和N-1個多路選擇器交替排列，第一個寄存器的輸入信號為插入地址子單元的輸出信號插入地址ins，其余N-1個寄存器的輸入信號分別為它前面一個多路選擇器的輸出信號,第i個寄存器的輸出信號為第i個中間刪除地址hi; i的取值范圍為[1，N-1]，第N個寄存器的輸出信號為該刪除地址子單元的輸出信號刪除地址del ;第i個多路選擇器的輸入信號為它前面一個寄存器的輸出信號hi;比+1以及h1-1，控制信號為插入地址ins，刪除地址del以及它前面一個寄存器的輸出信號hi;輸出信號為中間插入地址gi，i的取值范圍為[1，N-1]，該中間插入地址iri按如下規則選取 若 ins>hi； (IeDhi,則 ； 若 ins<hi； (IeKhi,則 ；若 ins<=hi； (IeDhi,則 g^hj+l ；若 ins>=hi； (IeKhi,則 g^hj-lo2.根據權利要求1所述的并行排序電路，其特征在于，輸出單元包含N個多路選擇器和N個寄存器，N為排序數據的個數； 所述N個多路選擇器，其每個多路選擇器的控制信號相同，均為插入地址ins和刪除地址del ;其每個多路選擇器輸入、輸出信號不同，即第一個多路選擇器的輸入信號為待排序數據din、第一個寄存器的輸出信號Cl1和第二個寄存器的輸出信號d2共三個信號，第一個多路選擇器的輸出信號記為Hi1 ;第i個多路選擇器的輸入信號為待排序數據din、第1-Ι個寄存器的輸出信號(Ip1、第i個寄存器的輸出信號(Ii和第i+Ι個寄存器的輸出信號di+1共四個信號，第i個多路選擇器的輸出信號記為IV i的取值范圍為[2，N-1];第N個多路選擇器的輸入信號為待排序數據din、第N-1個寄存器的輸出信號(V1和第N個寄存器的輸出信號dN共三個信號，第N個多路選擇器的輸出信號記為mN ； 所述的N個寄存器,其每個寄存器的輸入、輸出信號不同，即第j個寄存器的輸入信號為第j個多路選擇器的輸出信號nij,第j個寄存器的輸出信號記為dj, j的取值范圍為[1，N]。3.一種并行排序方法，包括 O初始化步驟 初始化刪除地址Clel=O ;初始化第i個中間刪除地址hi=N-1，i的取值范圍為[1，N-1]；初始化已排序數據dfO，j的取值范圍為[1，N]； 2)數據大小比較步驟 將每個時鐘周期輸入的待排序數據與已排序數據以及設...

【專利技術屬性】
技術研發人員：郝躍，袁莉，史江義，舒浩，邸志雄，馬佩軍，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：