記憶體結構及其制造方法技術

本發明專利技術是有關于一種記憶體結構及其制造方法。該記憶體結構，包括記憶胞，且記憶胞包括第一介電層、柵極、半導體層、第一摻雜區、第二摻雜區及電荷儲存層。第一介電層設置于基底上。柵極包括基部及突出部?；吭O置于第一介電層上。突出部設置于基部上，且暴露出部分基部。半導體層共形地設置于柵極上，且包括頂部、底部及側部。頂部設置于突出部上方。底部設置于由突出部所暴露的基部上方。側部位于突出部的側壁，且連接頂部與底部。第一摻雜區及第二摻雜區分別設置于頂部中與底部中，而側部作為通道區。電荷儲存層設置于柵極與半導體層之間。藉此本發明專利技術可以抑制電性擊穿漏電流的產生，及防止由二次熱電子所造成的程序化干擾。

【技術實現步驟摘要】

本專利技術涉及一種，特別是涉及一種具有垂直通道的。
技術介紹
記憶體是設計用來儲存資訊或資料的半導體元件。當電腦微處理器的功能變得越來越強，軟件所進行的程序與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體，例如可電抹除可程序化只讀記憶體(ElectricallyErasable Programmable Read Only Memory,EEPROM)允許多次的資料程序化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電后仍可以保存?；谏鲜鰞烖c，可電抹除可程序化只讀記憶體已成為個人電腦和電子設備所廣泛采用的一種記憶體。典型的可電抹除且可程序化只讀記憶體是以摻雜的多晶硅制作浮置柵極(floating gate)與控制柵極(control gate)。當記憶體進行程序化(program)時,注入浮置柵極的電子會均勻分布于整個多晶硅浮置柵極之中。然而，當多晶硅浮置柵極下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。因此，為了解決可電抹除可程序化只讀記憶體漏電流的問題，目前現有習知的一種方法是采用含有非導體的電荷捕捉層的柵極結構來取代多晶硅浮置柵極。以電荷捕捉層取代多晶硅浮置柵極的另一項優點是，在元件程序化時，僅會將電子局部性地儲存在接近源極或漏極上方的電荷捕捉層中。因此，在進行程序化時，可以分別對堆疊式柵極一端的源極區與控制柵極施加電壓，而在接近于源極區的電荷捕捉層中產生高斯分布的電子，并且也可以分別對堆疊式柵極一端的漏極區與控制柵極施加電壓，而在接近于漏極區的電荷捕捉層中產生高斯分布的電子。故而，藉由改變控制柵極與其兩側的源極區與漏極區所施加的電壓，可以在單一的電荷捕捉層之中存在兩群具有高斯分布的電子、一群具有高斯分布的電子或是不存在電子。因此，此種以電荷捕捉層取代浮置柵極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態，是一種單一記憶胞二位元(2bits/cell)儲存的快閃記憶體。然而，隨著半導體元件積集度(degree of integration)的增加，非揮發性記憶體的尺寸也不斷地微縮。由于通道長度(channel length)的微縮，會使得源極區與漏極區之間容易產生電性擊穿漏電流(punch through leakage current),而降低記憶體元件的效能。此外，由于源極區與漏極區的微縮，源極區與漏極區阻擋不了由程序化選定的記憶胞時所產生的二次熱電子(secondary hot electron),而造成二次熱電子注入到相鄰的記憶胞中，所以會產生程序化干擾(program disturbance)的問題,從而降低記憶體元件的可靠度。由此可見，上述現有的在產品結構、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。
技術實現思路
本專利技術的的目的在于，克服現有的記憶體結構存在的缺陷，而提供一種新的記憶體結構，所要解決的技術問題是使其可以抑制電性擊穿漏電流的產生，非常適于實用。本專利技術的另一目的在于，克服現有的記憶體結構的制造方法存在的缺陷，而提供一種新的記憶體結構的制造方法，所要解決的技術問題是使其所形成的記憶體結構可以防止由二次熱電子所造成的程序化干擾，從而更加適于實用。本專利技術的目的及解決其技術問題是采用以下技術方案來實現的。依據本專利技術提出的一種記憶體結構，包括記憶胞，且記憶胞包括第一介電層、柵極、半導體層、第一摻雜區、第二摻雜區及電荷儲存層。第一介電層設置于基底上。柵極包括基部及突出部?；吭O置于第一介電層上。突出部設置于基部上，且暴露出部分基部。半導體層共形地設置于柵極上,且包括頂部、底部及側部。頂部設置于突出部上方。底部設置于由突出部所暴露的基部上方。側部位于突出部的側壁，且連接頂部與底部。第一摻雜區及第二摻雜區分別設置于頂部中與底部中，而側部作為通道區。電荷儲存層設置于柵極與半導體層之間。本專利技術的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的記憶體結構，當記憶體結構包括多個記憶胞時，在同一條字元線上相鄰的柵極藉由基部相互連接。前述的記憶體結構，當記憶體結構包括多個記憶胞時，位于相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置。前述的記憶體結構，還包括多個接觸窗，分別連接至第一摻雜區及第二摻雜區。本專利技術的目的及解決其技術問題還采用以下技術方案來實現。依據本專利技術提出的一種記憶體結構的制造方法，包括下列步驟。首先，在基底上形成第一介電層。接著，在第一介電層上形成字元線，且字元線包括基部及多個突出部?；吭O置于第一介電層上。突出部設置于基部上，且暴露出部分基部。然后，在字元線上共形地形成電荷儲存層。接下來，在電荷儲存層上共形地形成半導體層，且半導體層包括多個頂部、多個底部及多個側部。頂部分別設置于突出部上方。底部分別設置于由突出部所暴露的基部上方。側部分別位于突出部的側壁，且連接頂部與底部，其中位于相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置。之后，在各個頂部中形成第一摻雜區，且在各個底部中形成第二摻雜區，而各個側部作為通道區。本專利技術的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的記憶體結構的制造方法，其中所述的字元線的形成方法包括下列步驟。首先，在第一介電層上形成字元線材料層。接著，移除部分字元線材料層。前述的記憶體結構的制造方法，其中所述的半導體層的形成方法例如是先藉由非晶娃工藝(amorphous silicon process)形成非晶娃層，再對非晶娃層進行固相結晶(solid phase crystalization, SPC)工藝而形成。前述的記憶體結構的制造方法，其中所述的半導體層的形成方法例如是化學氣相沉積法。前述的記憶體結構的制造方法，其中所述的各突出部與基部形成柵極。前述的記憶體結構的制造方法，還包括形成多個接觸窗，分別連接至第一摻雜區及第二摻雜區。本專利技術與現有技術相比具有明顯的優點和有益效果。借由上述技術方案，本專利技術至少具有下列優點及有益效果:在本專利技術所提出的記憶體結構中，由于通道區為垂直通道區，所以可以具有較長的通道長度，因而能夠有效地抑制電性擊穿的現象產生，進而可以避免產生電性擊穿漏電流。此外，在本專利技術所提出的記憶體結構的制造方法中，由于位于相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置，因而能夠防止由程序化選定的記憶胞時所產生的二次熱電子注入到相鄰的記憶胞中，因此可以防止由二次熱電子所造成的程序化干擾。綜上所述，本專利技術是有關于一種。該記憶體結構，包括記憶胞，且記憶胞包括第一介電層、柵極、半導體層、第一摻雜區、第二摻雜區及電荷儲存層。第一介電層設置于基底上。柵極包括基部及突出部?；吭O置于第一介電層上。突出部設置于基部上，且暴露出部分基部。半導體層共形地設置于柵極上，且包括頂部、底部及側部。頂部設置于突出部上方。底部設置于由突出部所暴露的基部上方。側部位于突出部的側壁，且連接頂部與底部。第一本文檔來自技高網...

【技術保護點】
一種記憶體結構，其特征在于其包括一記憶胞，且該記憶胞包括：一第一介電層，設置于一基底上；一柵極，包括：一基部，設置于該第一介電層上；及一突出部，設置于該基部上，且暴露出部分基部；一半導體層，共形地設置于該柵極上，且包括：一頂部，設置于該突出部上方；一底部，設置于由該突出部所暴露的該基部上方；及一側部，位于該突出部的側壁，且連接該頂部與該底部；一第一摻雜區及一第二摻雜區，分別設置于該頂部中與該底部中，而該側部作為一通道區；以及一電荷儲存層，設置于該柵極與該半導體層之間。

【技術特征摘要】
1.一種記憶體結構，其特征在于其包括一記憶胞，且該記憶胞包括: 一第一介電層，設置于一基底上； 一柵極，包括: 一基部，設置于該第一介電層上；及 一突出部，設置于該基部上，且暴露出部分基部； 一半導體層，共形地設置于該柵極上，且包括: 一頂部，設置于該突出部上方； 一底部，設置于由該突出部所暴露的該基部上方 '及 一側部，位于該突出部的側壁，且連接該頂部與該底部； 一第一摻雜區及一第二摻雜區，分別設置于該頂部中與該底部中，而該側部作為一通道區；以及 一電荷儲存層，設置于該柵極與該半導體層之間。2.根據權利要求1所述的記憶體結構，其特征在于其中當該記憶體結構包括多個記憶胞時，在同一條字元線上相鄰的該些柵極藉由該基部相互連接。3.根據權利要求1所述的記憶體結構，其特征在于其中當該記憶體結構包括多個記憶胞時，位于相鄰兩個突出部之間的相鄰兩個側部彼此隔離設置。4.根據權利要求1所述的記憶體結構，其特征在于還包括多個接觸窗，分別連接至該第一摻雜區及該第 二摻雜區。5.一種記憶體結構的制造方法，其特征在于其包括以下步驟: 在一基底上形成一第一介電層； 在該第一介電層上形成一字元線，且該字元線包括: 一基部，設置于該第一介電層上；及 多個突出部，設...

【專利技術屬性】
技術研發人員：黃竣祥，
申請(專利權)人：旺宏電子股份有限公司，
類型：發明
國別省市：