應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)及其制作方法技術(shù)

本發(fā)明專利技術(shù)公開一種應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)及其制作方法，其方法包含：提供一基底；在該基底上形成至少一柵極結(jié)構(gòu)；進行一蝕刻制作工藝以于該柵極結(jié)構(gòu)側(cè)邊的該基底中形成至少一凹槽，該凹槽的側(cè)壁向該柵極結(jié)構(gòu)方向凹入且與水平面呈一夾角；以及進行一預(yù)烤制作工藝改變該凹槽的形狀，使得該凹槽側(cè)壁與水平面所呈夾角變大。

【技術(shù)實現(xiàn)步驟摘要】
應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)及其制作方法
本專利技術(shù)涉及一種應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)及其制作方法，特別是涉及一種具有較佳載流子遷移率的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)及其制作方法。
技術(shù)介紹
隨著現(xiàn)今半導(dǎo)體元件朝向微型化的尺寸發(fā)展，晶體管中柵極、源極、漏極的尺寸也隨著特征尺寸的減小而跟著不斷地縮小。但由于材料先天物理性質(zhì)的限制，柵極、源極、漏極的尺寸減小會造成晶體管元件中決定電流大小的載流子量減少，進而影響晶體管的效能。因此，提升載流子遷移率以增加晶體管的速度已成為目前半導(dǎo)體
中的一大課題。為了增加載流子遷移率，目前現(xiàn)有的技術(shù)手段之一為形成應(yīng)變硅通道。應(yīng)變硅通道技術(shù)可在不改變柵極寬度的情況下增加電子團和空穴團的遷移率，進而改進其晶體管的運作速度。此作法不須增加電路制造或設(shè)計的復(fù)雜度即可改善半導(dǎo)體元件的效能，故為業(yè)界廣為采用。在目前實作中，形成應(yīng)變硅通道的方法之一即為使用選擇性外延成長(selectiveepitaxialgrowth，SEG)技術(shù)于一基底形成一晶格排列與基底相同的外延層來作為應(yīng)力源。該些外延材會具有與硅基底不同的晶格常數(shù)，故會對鄰近硅通道的晶格造成應(yīng)力，進而產(chǎn)生應(yīng)變硅通道，達成遷移率提升的效果。舉例言之，對以空穴(h+)作為通道載流子的PMOS晶體管而言，其硅基底上的源極/漏極區(qū)域可以形成一硅鍺(SiGe)外延層。由于硅鍺外延的晶格常數(shù)本質(zhì)上比硅還大，故該硅鍺外延層會對鄰近通道的晶格造成應(yīng)力，進而形成一壓縮性的應(yīng)變通道(compressivestrainedchannel)。該壓縮性應(yīng)變通道的能帶結(jié)構(gòu)有利于空穴的遷移，故可增加PMOS元件作動的速度。同樣地，對以電子(e-)作為載流子的NMOS晶體管而言，其硅基底上的源極/漏極區(qū)域可以形成一碳化硅(SiC)外延層。由于碳化硅外延的晶格常數(shù)本質(zhì)上比硅還小，故該碳化硅外延層會對鄰近通道的晶格造成應(yīng)力，進而形成一伸張性的應(yīng)變通道(tensilestrainedchannel)。該伸張性應(yīng)變通道的能帶結(jié)構(gòu)有利于電子的遷移，故可增加NMOS元件作動的速度?，F(xiàn)在請參照圖1，其為先前技術(shù)中一使用應(yīng)變硅通道技術(shù)的CMOS晶體管結(jié)構(gòu)的截面示意圖。如圖所示，一般的CMOS晶體管結(jié)構(gòu)100中會具有一PMOS區(qū)域102與一NMOS區(qū)域104，其間以一淺溝槽隔離結(jié)構(gòu)(STI)105來分隔。該PMOS區(qū)域102與NMOS區(qū)域104中除了會具有一般現(xiàn)有的柵極106、源極/漏極區(qū)域(未示出)、間隙壁108等結(jié)構(gòu)外，其源極/漏極區(qū)域中還會另外形成有凹槽110，以供對應(yīng)的應(yīng)力材(如SiGe或SiC)填入形成外延層112。形成在凹槽110中的外延層112會對PMOS區(qū)域102與NMOS區(qū)域104中源極/漏極間的硅通道區(qū)域114分別施加不同態(tài)樣的應(yīng)力，因而形成應(yīng)變硅通道，達成遷移率提升的效果。目前業(yè)界仍在致力于研究如何去提升半導(dǎo)體元件中的載流子遷移率以及其電性表現(xiàn)，以因應(yīng)未來半導(dǎo)體元件尺寸越來越小的趨勢。對此，就現(xiàn)有以應(yīng)變硅通道為基礎(chǔ)的半導(dǎo)體技術(shù)而言，如何改良其結(jié)構(gòu)以進一步提升其電性表現(xiàn)是為相關(guān)領(lǐng)域的技術(shù)人士今后研究的重要課題。
技術(shù)實現(xiàn)思路
為了進一步提升應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)的效能表現(xiàn)，本專利技術(shù)提出了一種改良的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)及其制作方法，以此方法所制作出的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)由于其作為應(yīng)力源的外延層較接近硅通道區(qū)域之故，其會具有較佳的載流子遷移率本專利技術(shù)的目的之一在于提供一種應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，該應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)包含一具有一上表面的基底、一設(shè)于該上表面的柵極結(jié)構(gòu)、至少一形成于該柵極結(jié)構(gòu)側(cè)邊基底中的凹槽，其中該凹槽具有至少一側(cè)壁，該側(cè)壁更具有一上側(cè)壁面與一下側(cè)壁面向該柵極結(jié)構(gòu)方向凹入且該上側(cè)壁面與水平面呈一介于54.5°～90°之間的夾角、以及一外延層填滿該凹槽作為應(yīng)力源。本專利技術(shù)的另一目的在于一種制作應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)的方法，其步驟包含提供一基底、在該基底上形成至少一柵極結(jié)構(gòu)、進行一蝕刻制作工藝以于該柵極結(jié)構(gòu)側(cè)邊的該基底中形成至少一凹槽、進行一溫度介于700℃～1000℃的預(yù)烤制作工藝、以及進行一外延成長制作工藝以于該凹槽內(nèi)形成外延層作為應(yīng)力源。無疑地，本專利技術(shù)的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細(xì)節(jié)說明后將變得更為顯見。附圖說明本說明書含有附圖并于文中構(gòu)成了本說明書的一部分，俾使閱者對本專利技術(shù)實施例有進一步的了解。該些圖示描繪了本專利技術(shù)一些實施例并連同本文描述一起說明了其原理。在該些圖示中：圖1為現(xiàn)有技術(shù)中一使用應(yīng)變硅通道技術(shù)的CMOS晶體管結(jié)構(gòu)的截面示意圖；圖2至圖8為根據(jù)本專利技術(shù)較佳實施例一應(yīng)變硅半導(dǎo)體結(jié)構(gòu)的制作方法的流程示意圖；圖9為根據(jù)本專利技術(shù)方法未經(jīng)過預(yù)烤處理的應(yīng)變硅通道凹槽結(jié)構(gòu)的部分截面放大示意圖；圖10為根據(jù)本專利技術(shù)方法經(jīng)過預(yù)烤處理的應(yīng)變硅通道凹槽結(jié)構(gòu)的部分截面放大示意圖。需注意本說明書中的所有圖示皆為圖例性質(zhì)。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被夸大或縮小地呈現(xiàn)。圖中相同的參考符號一般而言會用來標(biāo)示修改后或不同實施例中對應(yīng)或類似的特征。主要元件符號說明10基底10a通道區(qū)域12柵極結(jié)構(gòu)14柵極導(dǎo)電層16柵極介電層18間隙壁20犧牲材料層20a部分20b部分22犧牲間隙壁24凹槽24a凹面26凹槽26a銳角(端點)26b上壁面26c下壁面28凹槽28a端點28b上壁面28c下壁面30外延層30a上表面32a源極32b漏極100CMOS晶體管結(jié)構(gòu)102PMOS區(qū)域104NMOS區(qū)域106淺溝槽隔離結(jié)構(gòu)108間隙壁110凹槽112外延層114通道區(qū)域具體實施方式圖2至圖8為根據(jù)本專利技術(shù)一較佳實施例所繪示應(yīng)變硅半導(dǎo)體結(jié)構(gòu)的制作方法的流程示意圖，文中將依序參照該些圖示來說明本專利技術(shù)應(yīng)變硅半導(dǎo)體結(jié)構(gòu)的制作流程。為了方便說明之故，各圖示中定義了一與基底10面平行的水平方向H以及一與基底10面垂直的垂直方向V。首先，請參照圖2，方法中會提供一基底10，該基底10可為一半導(dǎo)體基底，其包含但不限定于一硅晶片或是一絕緣材上覆硅(SOI)等基底?；?0上設(shè)置有多個柵極結(jié)構(gòu)12。每一柵極結(jié)構(gòu)12包含了一柵極導(dǎo)電層14、一設(shè)置在基底10表面和柵極導(dǎo)電層14之間的柵極介電層16、一設(shè)置在柵極導(dǎo)電層14周圍側(cè)壁上的間隙壁(spacer)18，該間隙壁18與柵極導(dǎo)電層14及基底10之間可選擇性的形成一襯墊層(liner)。在本實施例中，柵極介電層16可由二氧化硅材質(zhì)或高介電常數(shù)(high-k)介電層構(gòu)成，間隙壁18可由硅氧層或氮化硅層等單一材料層或復(fù)合材料層所構(gòu)成，而柵極導(dǎo)電層14則可以摻雜過的多晶硅、金屬硅化物或是金屬等導(dǎo)體所構(gòu)成。為簡明及避免模糊本專利技術(shù)重點之故，下文中將不再對上述已現(xiàn)有的柵極結(jié)構(gòu)12各部件作進一步詳細(xì)的結(jié)構(gòu)性或功能性描述。在本專利技術(shù)其他的實施例中，柵極結(jié)構(gòu)12也可整合于前柵極(gate-first)制作工藝或后(gate-last)柵極制作工藝，其中后柵極制作工藝更可為一前置高介電常數(shù)介電層的后柵極制作工藝或一后置高介電常數(shù)介電層的后柵極制作工藝。此些常用晶體管制作工藝的步驟不再此贅述。如圖2所示，柵極結(jié)構(gòu)12形成后，一犧牲材料層20會順著基底10面的起伏毯覆沉積在基底10與柵極結(jié)構(gòu)12上。犧牲材料層20直接沉積在基底10面上的部本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，包含：基底，其具有上表面；柵極結(jié)構(gòu)，其設(shè)于該上表面；至少一凹槽，分別形成于該柵極結(jié)構(gòu)側(cè)邊的該基底中，其中該凹槽具有至少一側(cè)壁，該側(cè)壁還具有上側(cè)壁面與下側(cè)壁面向該柵極結(jié)構(gòu)方向凹入且該上側(cè)壁面與水平面呈一介于54.5°～90°之間的夾角；以及外延層，填滿該凹槽。

【技術(shù)特征摘要】
1.一種應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，包含：基底，其具有上表面；柵極結(jié)構(gòu)，其設(shè)于該上表面；至少一凹槽，分別形成于該柵極結(jié)構(gòu)側(cè)邊的該基底中，其中該凹槽具有至少一側(cè)壁，該側(cè)壁還具有上側(cè)壁面與下側(cè)壁面向該柵極結(jié)構(gòu)方向凹入且該上側(cè)壁面與水平面呈一介于54.5°～90°之間的夾角，且該凹槽上側(cè)壁面與該基底上表面的交會端到該柵極結(jié)構(gòu)的水平距離小于以及外延層，填滿該凹槽。2.如權(quán)利要求1所述的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，其中該柵極結(jié)構(gòu)的周圍設(shè)有間隙壁，該上側(cè)壁面位于該間隙壁下方。3.如權(quán)利要求1所述的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，其中該凹槽的截面形狀呈類鉆石形。4.如權(quán)利要求1所述的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，其中該夾角介于75°～90°之間。5.如權(quán)利要求1所述的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，其中該上側(cè)壁面與下側(cè)壁面的交會端到該基底上表面的垂直距離小于6.如權(quán)利要求1所述的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，其中該外延層的材質(zhì)為硅鍺(SiGe)或碳化硅(SiC)。7.如權(quán)利要求1所述的應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)，其中該外延層作為應(yīng)變硅通道的應(yīng)力源。8.一種制作應(yīng)變硅通道半導(dǎo)體結(jié)構(gòu)的方法，包含有：提供一基底；在該基底上形成至少一柵極結(jié)構(gòu)；進行一蝕刻制作工藝，以于該柵極結(jié)構(gòu)側(cè)邊的該基底中形成至少一凹槽，其中該每一凹槽具有上側(cè)壁面與下側(cè)壁面向該柵極結(jié)構(gòu)方向凹入且該上側(cè)壁面與水平面呈一夾角；進行一溫度介于700℃～1000℃的預(yù)烤制作工藝，其中該進行預(yù)烤制作工藝的步驟使該夾角變大；以...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：楊建倫，郭敏郎，廖晉毅，簡金城，詹書儼，吳俊元，
申請(專利權(quán))人：聯(lián)華電子股份有限公司，
類型：發(fā)明
國別省市：