本發明專利技術公開了多通道抗干擾數字采樣裝置，包括：一若干個多路并行的ADC構成的模數轉換器組，以及與模數轉換器組連通的FPGA，所述模數轉換器組將多通道并行射頻前端接收的多通道并行的模擬信號，轉換為可供FPGA處理的數字信號，所述模數轉換器組還連通一為ADC提供可調延遲的采樣時鐘信號的時鐘芯片，所述時鐘芯片的采樣時鐘信號分為多路并行輸出給ADC芯片。該裝置在16位ADC的基礎上，采用超低抖動的采樣時鐘來達到其動態范圍的最大化，同時一個多通道輸出的延遲可變時鐘芯片來保證每路采樣時鐘的一致性，裝置靈活性高，結構簡單，具有較高的同步性及較高的動態范圍。
【技術實現步驟摘要】
本專利技術涉及一種多通道抗干擾數字采樣裝置，應用于北斗衛星導航多通道的抗干擾設計。
技術介紹
現有的衛星導航抗干擾處理系統核心的指標就是干信比的要求，而其硬件設計最核心是部分就是數字處理部分的硬件設計。首先要想達到更高干信比要求就需要數字處理部分ADC (模數轉換器)的動態范圍的性能更高，對于ADC選擇，越高的動態范圍就意味著ADC的有效位數越多。而目前技術而言，高位數的ADC要想使其動態范圍達到最好的效果就需要其外部采樣時鐘具有地抖動的特性。其次，多路并行的數字采樣電路其一致性越高后端數字處理的準確性就越高，每路之間采樣時鐘的一致性就需要較高的要求，通道數越多一致性就越難保證。本專利技術重點針對ADC的高動態性及其采樣時鐘的低抖動，多通道并行的高一致性要求進行設計。相比現有多數設計，本方案能夠做到較高的干信比，同時多個通道間采樣時鐘能做到零延時的高一致性，其性能優勢明顯。
技術實現思路
為了克服ADC采樣動態范圍的不足，提供一種多通道抗干擾數字采樣裝置，該裝置在16位ADC的基礎上，采用超低抖動的采樣時鐘來達到其動態范圍的最大化，同時一個多通道輸出的延遲可變時鐘芯片來保證每路采樣時鐘的一致性，裝置靈活性高，結構簡單，具有較高的同步性及較高的動態范圍。多通道抗干擾數字采樣裝置，包括一若干個多路并行的ADC構成的模數轉換器組，以及與模數轉換器組連通的FPGA，所述模數轉換器組將多通道并行射頻前端接收的多通道并行的模擬信號，轉換為可供FPGA處理的數字信號，所述模數轉換器組還連通一為ADC提供可調延遲的采樣時鐘信號的時鐘芯片，所述時鐘芯片的采樣時鐘信號分為多路并行輸出給ADC芯片。在本專利技術的優選的一個實施例中，所述時鐘芯片的輸入端連接一恒溫晶振，為所述時鐘芯片提供參考基準頻率。在本專利技術的優選的一個實施例中，每個采樣時鐘信號進入每個ADC的延遲通過設置時鐘芯片的參數做到各通道相互間小于Ins的延遲。在本專利技術的優選的一個實施例中，所述恒溫晶振為IOM恒溫晶振。通過上述技術方案，本專利技術的有益效果是使用多路并行的AD9265，16位的ADC高采樣速率芯片，由IOM恒溫晶振加9250多路輸出的時鐘芯片產生可調延遲，低抖動的高質量的采樣時鐘信號提供給ADC進行數據轉換。使ADC的信噪比達到了其性能的較高值，即高動態范圍，這樣在系統前端射頻增益一定的情況下，就能夠保證較大的干信比。附圖說明為了更清楚地說明本專利技術實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。圖1為本專利技術的工作原理圖。圖2為本專利技術的時鐘抖動與信噪比的關系圖。具體實施例方式為了使本專利技術實現的技術手段、創作特征、達成目的與功效易于明白了解，下面結合具體圖示，進一步闡述本專利技術。結合圖1該裝置主要有3部分組成10M的恒溫晶振、低抖動的多路輸出時鐘芯片9520、AD9265高采樣速率的16位ADC芯片。每一部分功能如下IOM恒溫晶振提供整個系統的參考基準頻率。9520時鐘芯片將IOM恒溫晶振產生的參考基準變換為ADC芯片采樣需要的頻率，并分為多路并行輸出給ADC芯片。AD9265 :將射頻前端接收的多通道并行的模擬信號，轉換為可供FPGA(現場可編程門陣列)處理的數字信號。下面結合參照圖1對本方案做詳細敘述。步驟一采用恒溫晶振產生抖動在300fs左右的IOM參考信號，進入到9520的時鐘芯片。步驟二 通過芯片內部的設置產生62M的采樣時鐘信號，該芯片附加了一個200fs左右的時鐘抖動，是的最終輸出的信號抖動值在O. 5ps左右，通過芯片內部將時鐘信號分為12路同時輸出，12路時鐘分別進入12個ADC內部，設置9520可將12路時鐘之間的延遲全部同步,這樣12個ADC就可以用同樣的時序去采集數據，最終保持了 12路數據的高同步性。步驟三AD9265根據時62M的采樣時鐘將射頻前端輸入的模擬信號轉換為數字信號，將數字信號傳送給FPGA。參考圖2可以看出，低的時鐘抖動，明顯提高了 ADC的信噪比，即使ADC的動態范圍達到較高性能，在O. 5ps抖動的62M時鐘可使ADC的信噪比達到77dB，這就說明在前端射頻增益一定的情況下，ADC可以量化的最大干擾信號能夠比最小衛星信號高77dB，相對抖動差的時鐘來說明顯提高了干信比。本專利技術的工作原理恒溫晶振產生的信號，其抖動至為fs級別，進入9250時鐘芯片后產生62M的采樣時鐘信號，并且在時鐘芯片內部分成多路相同的時鐘信號分別輸出，提供給ADC進行數據采樣使用，每個采樣時鐘信號進入每個ADC的延遲可以通過設置芯片參數做到各通道相互間小于Ins的延遲，保證了其較高的一致性。同時采樣時鐘超低的抖動使ADC的信噪比達到了其性能的較高值，即高動態范圍，這樣在系統前端射頻增益一定的情況下，就能夠保證較大的干信比。以上顯示和描述了本專利技術的基本原理和主要特征和本專利技術的優點。本行業的技術人員應該了解，本專利技術不受上述實施例的限制，上述實施例和說明書中描述的只是說明本專利技術的原理，在不脫離本專利技術精神和范圍的前提下，本專利技術還會有各種變化和改進，這些變化和改進都落入要求保護的本專利技術范圍內。本專利技術要求保護范圍由所附的權利要求書及其等效物界定。本文檔來自技高網...
【技術保護點】
多通道抗干擾數字采樣裝置，其特征在于，包括：一若干個多路并行的ADC構成的模數轉換器組，以及與模數轉換器組連通的FPGA，所述模數轉換器組將多通道并行射頻前端接收的多通道并行的模擬信號，轉換為可供FPGA處理的數字信號，所述模數轉換器組還連通一為ADC提供可調延遲的采樣時鐘信號的時鐘芯片，所述時鐘芯片的采樣時鐘信號分為多路并行輸出給ADC芯片。
【技術特征摘要】
1.多通道抗干擾數字采樣裝置，其特征在于，包括: 一若干個多路并行的ADC構成的模數轉換器組， 以及與模數轉換器組連通的FPGA，所述模數轉換器組將多通道并行射頻前端接收的多通道并行的模擬信號，轉換為可供FPGA處理的數字信號， 所述模數轉換器組還連通一為ADC提供可調延遲的采樣時鐘信號的時鐘芯片，所述時鐘芯片的采樣時鐘信號分為多路并行輸出...
【專利技術屬性】
技術研發人員：趙錚，
申請(專利權)人：陜西北斗恒通信息科技有限公司，
類型：發明
國別省市：
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。