用于提供多比特逐次逼近ADC的方法和電路技術

本發明專利技術提供用于通過在多個逐次逼近循環中的每個循環中處理一個以上比特來將模擬信號轉換為數字信號的例子。系統可以包括電容子DAC電路和比較器。開關可以在一個或多個第一循環期間隔離電容子DAC電路，并且在一個或多個最后循環期間結合這些子DAC電路。逐次逼近寄存器(SAR)可以生成數字輸出信號或DAC數字信號。在另一個例子中，系統可以包括DAC電路。輸入電容可以預充電至模擬輸入信號和DAC模擬信號民中的至少一個?？删幊淘鲆娣糯笃骺梢苑糯笳`差信號。多比特ADC可以將放大后的誤差信號轉換為多比特數字信號。SAR可以使用多比特數字信號來生成DAC數字信號或數字輸出信號。

【技術實現步驟摘要】

本專利技術一般地涉及模數轉換(ADC)，具體地，涉及多比特逐次逼近ADC。
技術介紹
模數轉換(ADC)通常用于對模擬信號進行取樣，從而可以對其進行數字表達。在例如數字通信接收器的各種應用中，對模擬信號進行數字表達的需求越來越多。在現有技術中已經知道有多種執行ADC的技術。兩種常用技術逐次逼次(SA)ADC和閃存ADC電路。SA ADC電路通常通過對模擬輸入信號進行多個連續步驟的處理產生數字表達，在每個步驟中執行比較操作，從而獲得模擬輸入信號的逐漸準確的數字表達。在一個典型的閃存ADC電路中，同時使用多個比較器，將模擬輸入信號值與不同的參考值進行比較。其他方面均相同，與SA ADC電路中在多個步驟中進行不同是，在閃存ADC電路中，在單個步驟中同時將信號與不同的參考值進行比較，所以與SA ADC電路相比，閃存ADC電路所產生的模擬信號的數字表達典型地可以具有更短的等待時間。因此，閃存ADC技術一般被認為更加適合高速應用。
技術實現思路
本專利技術提供用于通過在多個逐次逼近循環中的每個循環中處理一個以上比特來將模擬信號轉換為數字信的例子。系統可以包括電容子DAC電路和比較器。開關可以在一個或多個第一循環期間隔離電容子DAC電路，并且在一個或多個最后循環期間結合這些子DAC電路。逐次逼近寄存器(SAR)可以生成數字輸出信號或DAC數字信號。在另一個例子中，系統可以包括DAC電路。輸入電容可以預充電至模擬輸入信號和DAC模擬信號中的至少一個?？删幊淘鲆娣糯笃骺梢苑糯笳`差信號。多比特ADC可以將放大后的誤差信號轉換為多比特數字信號。SAR可以使用多比特數字信號來生成DAC數字信號或數字輸出信號。應當理解，本專利技術的各種配置對于本領域技術人員而言將變得清楚，其中，各種配置將通過示意的方式進行描述。將會實現的是，本專利技術能夠具有其它的或者不同的配置，并且它的各個細節能夠在各個其它方面進行修改，修改后的技術方案并沒有脫離本專利技術的范圍。因此，
技術實現思路
、附圖和具體實施方式應當被視為示意性的而非限制性。附圖說明圖1為閃存模數轉換器(ADC)電路的方框示意圖；圖2為管道ADC電路的例子的方框示意圖；圖3為逐次逼近(SA) ADC電路的例子的方框示意圖；圖4為開關電容SA ADC電路的例子的方框示意圖；圖5為電荷再分配開關電容SA ADC電路的例子的方框示意圖；圖6為具有配置為同時計算2比特的附加硬件的6比特ADC的實施例的方框示意圖7為通過為多個循環將8比特DAC陣列分裂為4個6比特陣列的8比特ADC的實施例的方框示意圖；圖8為在隨后的循環中電壓間隔分裂的例子的示意圖；圖9為允許對于判定誤差的容忍度的改進的電壓間隔分割方案的例子的示意圖；圖10為使用閃存ADC的多比特SA ADC的例子的方框示意圖；圖11為用于操作SA ADC的方法的例子的流程圖；圖12為用于操作SA ADC的方法的另一個例子的流程圖；圖13、14、15A、15B、16A、16B、17和18為用于執行SA模數轉換的裝置的例子的方框圖。具體實施例方式以下所作的詳細描述意在對本專利主題技術的各種配置做出說明，其目的并非用于限定本專利技術的主題技術。附圖結合到本說明書中，并構成詳細描述的一部分。詳細說明包括具體細節，其目的是提供全面了解主題技術的特定細節。然而，本領域技術人員理解，在沒有這些特定細節的情況下同樣可以實施主題技術。在一些例子中，已知的電路元件和組件顯示為框圖形式，以免對主題技術的概念產生模糊理解。相同的元件使用相同的標號以便方便理解。概況隨著對高數據速率和星座密度(constellation densities)的需求不斷增加,特別是在千兆赫茲(GHz)范圍內進行傳輸的信號中，對快速和準確的ADC電路的需求越來越多。對于SA ADC電路而言，需要利用具有較小體積芯片和低消耗的高速電路的應用。在本專利技術的一方面，需要更好的SA ADC電路來滿足更快的速度、更低的功率消耗和更小的體積的要求。廣泛而一般地來說，在一方面，本專利技術提供一種模數轉換器(ADC)電路、方法、裝置和系統。廣泛而一般地來說，本專利技術描述一種在SA ADC循環內使用多比特量化技術，以通過減少逼近步驟的數量來加快轉換。下面具體描述兩個實施例。在對應于電容電荷再分配SA ADC的第一個實施例中，DAC電路的電容元件(例如電容陣列)被分組為幾個子DAC電路(例如子陣列)，每個子DAC電路可以連接至各個比較器，以便能夠并行地執行幾個比較操作，從而可以在每個步驟中提取出兩個或更多個比特。在之后的步驟中(例如最后幾個步驟，例如最后的步驟)，所有的電容子陣列可以結合在一起，從而形成唯一的反饋DAC。因此，在有利的方面，雖然可以同時提取出幾個比特，但是本專利公開的技術不會增加所需電容元件(例如基本電容)的全部數量。在第二個實施例中，用PGA電路和閃存ADC電路來替換比較器電路，其中，在轉換的每個步驟中逐漸增加放大器的增益。因此，可以在第一部分步驟(即例如SA循環的各個循環)中執行粗略的量子化操作，而在最后一部分的步驟(例如，最后一個或多個步驟)中則執行精細量子化操作。通過所公開的一個實施例或其它實施例可以知道，在SA循環中使用多比特量化的優點包括允許在SA階段的第一部分步驟中容忍一些判定誤差，因為可以在下一部分步驟中對其進行補償。通過在每個步驟中稍微增加比較次數而在該技術中提供一些冗余，可以實現判定誤差的容忍度。奈奎斯特率(Nyquist rate) ADC可以表示這樣的ADC,即用于對定義好的時間點(例如，采樣時間)的信號值進行量化，而非使用某個時間間隔上的一些平均值。根據所使用的轉換技術，奈奎斯特率ADC可以分為四種主要的類型:(I)閃存ADC ; (2)管道ADC ; (3)算法ADC;和(4) SA ADC0下面將詳細對它們進行描述。閃存ADC閃存模數轉換處理可以用在包括數字通信系統和數字信號與圖像處理系統的各種應用中。具體地當涉及高數據速率時，這種ADC方式可以稱為閃存ADC。在典型的閃存ADC系統中，對模擬輸入信號進行采樣并且典型地同時將采樣后的信號的幅度與多個模擬參考信號進行比較，從而生成數字表達。例如，在n比特的閃存ADC中，同時將輸入信號與(2n-1)個相同間隔的參考值(例如，電壓參考值)進行比較，從而形成溫度計碼(thermometriccode)(例如，數字信號)，溫度計碼在解碼之后給出ADC的n比特輸出碼，如圖1所示。圖1是根據本專利技術特定配置的閃存ADC電路100的實施例的方框圖。閃存ADC電路100包括參考電壓分割電路120、比較器電路130以及溫度計解碼器140。參考電壓分割電路120將施加在參考電壓分割電路120的端口 110和112上的參考電壓Vref分割為多個(即n個，例如6個、8個、16個等)子參考電壓Vr (O)-Vr (2n-l)。通過比較器電路130的比較器將每個子參考電壓與輸入模擬信號Vin相比較。比較結果Q (O)-Q (2n-l)由溫度計解碼器140接收并被轉換為n比特的輸出信號142。這個結構的缺點是，比較器電路130需要具有大量的比較器，并且比較器的偏移電壓需要小于輸入信號最低有效位(LSB)數值的一半。否則，比較器電路130的輸出碼142可能不能保證作為溫度本文檔來自技高網...

【技術保護點】
一種n比特模數轉換器（ADC）電路，用于通過在多個逐次逼近循環中的每個循環中對超過一個比特進行處理將模擬輸入信號轉換為數字輸出信號，所述n比特ADC電路包括：n比特數模（DAC）電路，包括相應數量的電容元件，每個所述電容元件配置為被預充電到所述模擬輸入信號，從而獲得誤差信號，所述相應數量的電容元件被分組為多個電容子DAC電路；多個比較器，每個比較器連接到所述電容性子DAC電路中的一個；多個第一開關，配置為在逐次逼近循環中的一個或多個第一循環期間對所述電容子DAC進行隔離，并且在逐次逼近循環的一個或多個最后循環期間對所述電容子DAC進行組合；以及逐次逼近寄存器（SAR）電路，配置為從所述多個比較器接收輸出信號，并且生成至少一個數字輸出信號和多個DAC數字信號，其中，n表示大于1的正整數。

【技術特征摘要】
2011.10.26 US 13/282,3041.一種n比特模數轉換器(ADC)電路，用于通過在多個逐次逼近循環中的每個循環中對超過一個比特進行處理將模擬輸入信號轉換為數字輸出信號，所述n比特ADC電路包括: n比特數模(DAC)電路,包括相應數量的電容元件,每個所述電容元件配置為被預充電到所述模擬輸入信號，從而獲得誤差信號，所述相應數量的電容元件被分組為多個電容子DAC電路； 多個比較器，每個比較器連接到所述電容性子DAC電路中的一個； 多個第一開關，配置為在逐次逼近循環中的一個或多個第一循環期間對所述電容子DAC進行隔離，并且在逐次逼近循環的一個或多個最后循環期間對所述電容子DAC進行組合；以及 逐次逼近寄存器(SAR)電路，配置為從所述多個比較器接收輸出信號，并且生成至少一個數字輸出信號和多個DAC數字信號， 其中，n表示大于I的正整數。2.根據權利要求1所述的n比特ADC電路，其中，所述誤差信號包括所述模擬輸入信號和參考信號之間的差值。3.根據權利要求1所述的n比特ADC電路，其中，所述相應數量的電容元件基本上等于2\4.根據權利要求1所述的n比特ADC電路，還包括多個第二開關，每個所述第二開關配置為實現所述多個比較器中的兩個相鄰比較器的互連。5.根據權利要求1所述的n比特ADC電路，還包括放大器電路，所述放大器電路連接在每個所述電容子DAC電路的輸出端和所述多個比較器中相應比較器的輸入端之間，其中，每個所述電容子DAC電路配置為接收一路DAC數字信號，并且其中，每個所述電容子DAC電路的多個比特小于所述數字輸出信號的多個比特。6.根據權利要求5所述的n比特ADC電路，還包括多個分流開關，每個所述分流開關配置為當對應的一個或多個電容元件被預充電時閉合以便將對應的一個放大器電路的輸入端和輸出端短路，所述多個分流開關中的每個分流開關配置為當對應的一個放大器電路的輸入端準備好進行比較時打開以便將對應的一個放大器電路的輸入端和輸出端相互斷開連接。7.根據權利要求1所述的n比特ADC電路，其中，所述SAR電路配置為在一個或多個最后循環之前的循環期間的每個逐次逼近循環計算一個以上比特。8.根據權利要求1所述的n比特ADC電路，其中，n為8，并且每個電容子DAC電路包括6比特DAC，并且其中，所述一個或多個最后循環包括逐次逼近循環的最后兩個循環。9.根據權利要求1所述的n比特ADC電路，其中，所述n比特ADC電路配置為在小于8個循環中計算數字輸出信號，其中，所述n比特ADC電路配置為在前三個逐次逼近循環期間計算2比特的數字輸出信號，并且其中，n為8。10.根據權利要求1所述的n比特ADC電路，其中，所述多個比較器中的每個比較器配置為執行多次比較，并且其中，一個或多個比較器配置為在比較次數之外額外執行一次或多次操作，從而允許所述n比特ADC電路對于判定誤差具有容忍度，所述判定誤差包括與閥值、偏移電壓、設置時間和增益值中至少一個相關的判定誤差。11.一種用于通過在多個逐次逼近循環中的每個循環中處理超過I個比特而將模擬輸入信號轉換為數字輸出信號的n比特模數轉換器(ADC)電路，所述n比特ADC電路包括: 數模轉換器(DAC)電路，配置為通過將DAC數字信號轉換為DAC模擬信號產生DAC模擬信號； 輸入電容，配置為被預充電至所述模擬輸入信號和所述DAC模擬信號中的至少一個；可編程增益放大器(PGA)電路，配置為對誤差信號進行放大，所述誤差信號包括模擬輸入信號和DAC模擬信號之間之間的差值，其中，所述PGA電路配置為在至少一些逐次逼近循環期間改變PGA的增益； 多比特閃存ADC電路，配置為將放大后的誤差信號轉換為多比特數字信號；以及逐次逼近寄存器(SAR)電路，配置為在至少一些逐次逼近循環中使用多比特數字信號來產生DAC數字信號和數字輸出信號中的至少一個， 其中，n表示大于I的正整數。12.根據權利...

【專利技術屬性】
技術研發人員：奧利維耶尼斯，阿秋翁，
申請(專利權)人：商升特公司，
類型：發明
國別省市：