連續逼近緩存器模擬至數字轉換器以及相關控制方法技術

本發明專利技術提供一種控制一連續逼近緩存器模擬至數字轉換器的方法。基于該方法，該連續逼近緩存器模擬至數字轉換器接收一轉換時鐘，以及采用該轉換時鐘的第一邊沿來控制該連續逼近緩存器模擬至數字轉換器的一第一采樣階段的一結束時間，以及該連續逼近緩存器模擬至數字轉換器的一第二采樣階段的一開始時間。本發明專利技術還提供一種連續逼近緩存器模擬至數字轉換器。

【技術實現步驟摘要】

本專利技術涉及模擬至數字轉換器(analog-to-digital convertor, ADC),特別涉及連續逼近緩存器(successive-approximation-register, SAR)模擬至數字轉換器。
技術介紹
一連續逼近緩存器模擬至數字轉換器是一種將二進制搜索算法(thebinarysearch algorithm)應用于模擬至數字轉換的模擬至數字轉換器。該連續逼近緩存器模擬至數字轉換器的轉換速率通常被外部提供的轉換時鐘(conversionclock)所控制。在該轉換時鐘的每個周期，該連續逼近緩存器模擬至數字轉換器必須采樣一模擬輸入，以及從最高有效位(the most significant bit,MSB)到最低有效位(the least significantbit, LSB)逐位的產生一相對應的數字輸出。為了正常運行，該連續逼近緩存器模擬至數字轉換器可額外需要一快速時鐘，該快速時鐘的速率高于該轉換時鐘的速率。可選的，該連續逼近緩存器模擬至數字轉換器可額外需要一不平衡時鐘(an unbalanced clock),該不平衡時鐘具有不平衡的占空比(dutycycle)。例如，該不平衡時鐘的頻率與該轉換時鐘的頻率相同，但是，該不平衡時鐘的占空比可以是20%、25%、或者40%。但是，該不平衡時鐘的占空比不能被適當的精確調諧。上述兩種額外要求的任一種都增加了該連續逼近緩存器模擬至數字轉換器的成本，且使得該連續逼近緩存器模擬至數字轉換器難以受歡迎。而且，該不平衡時鐘的占空比不能被適當的精確調諧這一事實有時阻止該連續逼近緩存器模擬至數字轉換器工作在最佳狀態。
技術實現思路
本專利技術實施例提供一種，以解決上述技術問題。本專利技術的一實施例提供一種控制該連續逼近緩存器模擬至數字轉換器的方法。該方法包括接收一轉換時鐘，該轉換時鐘包括至少一第一邊沿，以及根據該轉換時鐘的其中一第一邊沿來控制該連續逼近緩存器模擬至數字轉換器的一第一采樣階段的結束時間以及該連續逼近緩存器模擬至數字轉換器的一第二采樣階段的開始時間。其中，在一種實施方式中，該轉換時鐘可以用于控制該連續逼近緩存器模擬至數字轉換器的一轉換速率。本專利技術的另一實施例提供一種控制該連續逼近緩存器模擬至數字轉換器的方法。該方法包括啟動該連續逼近緩存器模擬至數字轉換器的一第一比較階段，以及響應于該第一比較階段的一最后的任務的完成，啟動該連續逼近緩存器模擬至數字轉換器的一第一采樣階段。本專利技術的再一實施例提供一種控制該連續逼近緩存器模擬至數字轉換器的方法。該方法包括響應于一轉換時鐘的一第一邊沿，啟動該連續逼近緩存器模擬至數字轉換器的一比較階段；以及在發生該比較階段的一最后的任務的完成以及該轉換時鐘的一第二邊沿的出現這兩個情況時，響應于所述兩個情況中在時域上較遲發生的一個情況，啟動該連續逼近緩存器模擬至數字轉換器的一采樣階段；其中，該第二邊沿是在該第一邊沿之后。其中，在一種實施方式中，該轉換時鐘可以用于控制該連續逼近緩存器模擬至數字轉換器的一轉換速率。本專利技術的又一實施例提供一種連續逼近緩存器模擬至數字轉換器。該連續逼近緩存器模擬至數字轉換器包括一采樣以及比較模塊，以及一時鐘產生器。該采樣以及比較模塊用于通過逐次逼近將一模擬輸入轉換成一數字輸出。該時鐘產生器與該采樣以及比較模塊耦接，且用于根據一轉換時鐘的一第一邊沿來控制采樣以及比較模塊的第一采樣階段的結束時間，以及控制該米樣以及比較模塊的一第二米樣階段的一開始時間，其中，在一種實施方式中，該轉換時鐘控制該連續逼近緩存器模擬至數字轉換器的一轉換速率。本專利技術的一第五實施例提供一種連續逼近緩存器模擬至數字轉換器。該連續逼近緩存器模擬至數字轉換器包括一采樣以及比較模塊，以及一時鐘產生器。該采樣以及比較模塊用于通過逐次逼近將一模擬輸入轉換成一數字輸出。該時鐘產生器與該采樣以及比較模塊耦接，且用于響應于一轉換時鐘的一第一邊沿，啟動該采樣以及比較模塊的一比較階段；以及用于當發生該比較階段的一最后的任務的完成以及該轉換時鐘的一第二邊沿的出現這兩個情況時，響應于所述兩種情況中在時域上較遲發生的一個情況，而啟動該連續逼近緩存器模擬至數字轉換器的一采樣階段；其中，該第二邊沿在該第一邊沿之后。在一種實施方式中，該轉換時鐘控制該連續逼近緩存器模擬至數字轉換器的一轉換速率。本專利技術上述實施例提供的，能夠控制該連續逼近緩存器模擬至數字轉換器的采樣階段以及比較階段所占用的時間，且不增加連續逼近緩存器模擬至數字轉換器的成本。附圖說明圖1為本專利技術一實施例提供的一連續逼近緩存器模擬至數字轉換器的一簡化的框圖；圖2為圖1中時鐘產生器所執行的一示例性流程的一簡化流程圖；圖3為圖2中的該時鐘產生器的一示例性邏輯電路的一簡化框圖；圖4以及圖5為說明執行圖2中該流程中的連續逼近緩存器模擬至數字轉換器的操作的時序圖；圖6為圖1的該時鐘產生器所執行的另一示例性流程的一簡化流程圖；圖7為執行圖6中的該時鐘產生器的一示例性邏輯電路的一簡化框圖；以及圖8以及圖9為說明執行圖6中該流程的連續逼近緩存器模擬至數字轉換器的操作的時序圖。具體實施例方式為使本專利技術之上述目的、特征和優點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。圖1是本專利技術一實施例提供的一連續逼近緩存器模擬至數字轉換器(SARADC) 100的一簡化框圖。為了將一模擬輸入Vin轉換成數字輸出Dout，該連續逼近緩存器模擬至數字轉換器100包括一開關(switch) 100、一電容陣列(capacitor array) 120、一比較器(comparator) 130、一連續逼近緩存器邏輯(SAR logic) 140、以及一時鐘產生器150。該5個組成部件中的前4個共同作為采樣以及比較模塊105。除了接收模擬輸入Vin，該連續逼近緩存器模擬至數字轉換器100也接收一轉換時鐘Fs，該轉換時鐘Fs控制該連續逼近緩存器模擬至數字轉換器100的轉換速率。在轉換時鐘Fs的每一周期中，該連續逼近緩存器模擬至數字轉換器100包括有一采樣階段以及一比較階段。在每一采樣階段，該開關110以及電容陣列120采樣和保持模擬輸入Vin —次，并且提供一經采樣的電壓Vs到該比較器130。在每一比較階段，基于電容陣列120以及比較器130的輔助，該連續逼近緩存器邏輯140從最高有效位到最低有效位，逐位的產生該數字輸出Dout的數字值。該時鐘產生器150產生一采樣時鐘Clks，以控制該連續逼近緩存器模擬至數字轉換器100的采樣階段和比較階段的切換時間。除了采樣時鐘Clks，時鐘產生器150也產生一比較控制信號Clkc，以控制該連續逼近緩存器模擬至數字轉換器100在比較階段的操作。在時鐘產生器150的控制下，采樣時鐘Clks的占空比是可變的，并且能自適應的以及自動的精確調諧，以幫助該連續逼近緩存器100工作在最佳狀態。除了基于模擬輸入Vin來提供該經采樣的電壓Vs，電容陣列120也作為一數字至模擬轉換器(DAC)，無論該數字輸出Dout是否完成，該電容陣列120轉換該數字輸出Dout為一參考電壓Vr。比較器130每次比較該經采樣的電壓Ns和該參考電壓Vr時，該連續逼近緩存器邏輯140能為該數字輸出Dout的數字本文檔來自技高網...

【技術保護點】
一種控制一連續逼近緩存器模擬至數字轉換器的方法，該方法包括：接收一轉換時鐘，該轉換時鐘包括至少一第一邊沿；以及根據該轉換時鐘的其中一第一邊沿，控制該連續逼近緩存器模擬至數字轉換器的一第一采樣階段的一結束時間，以及控制該連續逼近緩存器模擬至數字轉換器的一第二采樣階段的一開始時間。

【技術特征摘要】
2011.10.25 US 61/551,027;2012.06.11 US 13/493,9991.一種控制一連續逼近緩存器模擬至數字轉換器的方法，該方法包括: 接收一轉換時鐘，該轉換時鐘包括至少一第一邊沿；以及 根據該轉換時鐘的其中一第一邊沿，控制該連續逼近緩存器模擬至數字轉換器的一第一采樣階段的一結束時間，以及控制該連續逼近緩存器模擬至數字轉換器的一第二采樣階段的一開始時間。2.如權利要求1所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，其特征在于，根據該轉換時鐘的第一邊沿控制該第一采樣階段的該結束時間以及該第二采樣階段的該開始時間的步驟包括: 響應于該第一邊沿，結束該第一采樣階段以及啟動該連續逼近緩存器模擬至數字轉換器的一第一比較階段；以及 響應于該第一比較階段的一最后的任務的完成，啟動該第二采樣階段。3.如權利要求2所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，其特征在于，該第一比較階段的該最后的任務包括一最低有效位的產生。4.如權利要求2所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，其特征在于，該第二采樣階段的該開始時間與該轉換時鐘的一第二邊沿的出現時間不相關，以及該第二邊沿在該轉換時鐘的第一邊沿之后。5.如權利要求4所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，其特征在于，該第一邊沿是該轉換時鐘的一上升沿以及一下降沿中的一個，以及該第二邊沿是該轉換時鐘的該上升沿以及該下降沿中的另一個。6.如權利要求1所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，進一步包括: 響應于該采樣時鐘的另一第一邊沿，啟動該連續逼近緩存器模擬至數字轉換器的一第二比較階段；以及 當發生該第二比較階段的一最后的任務的完成與該轉換時鐘的另一第二邊沿的出現這兩個情況時，響應于所述兩個情況中在時域上較遲發生的一個，啟動該連續逼近緩存器模擬至數字轉換器的一第三采樣階段；其中，該另一第二邊沿在另一第一邊沿之后。7.—種控制連續逼近緩存器模擬至數字轉換器的方法，該方法包括: 啟動該連續逼近緩存器模擬至數字轉換器的一第一比較階段；以及 響應于該第一比較階段的一最后的任務的完成，啟動該連續逼近緩存器模擬至數字轉換器的一第一米樣階段。8.如權利要求7所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，其特征在于，啟動該第一比較階段的步驟包括:響應于一轉換時鐘的一第一邊沿，啟動該第一比較階段。9.如權利要求8所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，其特征在于，該第一采樣階段的一開始時間與該轉換時鐘的一第二邊沿的一出現時間不相關，該第二邊沿是在該轉換時鐘的該第一邊沿之后。10.如權利要求9所述的該控制一連續逼近緩存器模擬至數字轉換器的方法，其特征在于，該第一邊沿是該轉換 時鐘的一上升沿以及一下降沿中一者，以及該第二邊沿是該轉換時鐘的該上升沿以及該下降沿中另一者。11.如權利要求9所述的該控制一連續逼近緩存器模擬至數字轉換...

【專利技術屬性】
技術研發人員：蔡仁哲，呂昭信，
申請(專利權)人：聯發科技股份有限公司，
類型：發明
國別省市：