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    時間數字轉換器制造技術

    技術編號:8657414 閱讀:228 留言:0更新日期:2013-05-02 01:14
    本發明專利技術公開了一種時間數字轉換器,包括游尺延遲線時間數字轉換器、誤差選擇電路、誤差積分電路和誤差補償電路;將第一輸入信號和第二輸入信號輸入游尺延遲線時間-數字轉換器,游尺延遲線時間數字轉換器比較第一輸入信號和第二輸入信號的時間差,并將該時間差量化為數字編碼輸出至誤差選擇電路和誤差補償電路,時間差還輸入誤差選擇電路;誤差選擇電路將時間差放大后,選取正確的量化誤差并輸出給誤差積分電路;誤差積分電路將量化誤差提取出來并積分,并將積分值輸入誤差補償電路;誤差補償電路將積分值與參考電壓比較,若積分值大于參考電壓,則使數字編碼加1輸出。本發明專利技術避免了量化誤差信息的丟失,提高了時間數字轉換器的分辨率。

    【技術實現步驟摘要】

    本專利技術涉及一種時間數字轉換器(TDC :Time-Digital Converter),具體涉及一種具有誤差補償功能的時間-數字轉換器,能鑒別兩個時鐘信號上升沿的時間差并以數字編碼表達出來,具有補償量化誤差的功能和提高量化精度的特點。
    技術介紹
    TDC在集成電路中有著廣泛的應用,主要用來為數字鎖相環提供相位鑒別,此外,在醫學影像,激光范圍探測,檢測粒子的半衰期等許多應用場合都依賴TDC來鑒別微小的時間(相位)差。TDC采用全數字工藝實現,隨著工藝尺寸逐漸縮小,具有可移植性好的優勢。此外,全數字的TDC電路具有更好的噪聲免疫特性,功耗也更低。在數字鎖相環中,TDC是一種取代傳統鑒相器的鑒別時間(相位)差的電路。TDC輸出的數字控制字反映了兩個輸入信號上升沿的時間差,并驅動振蕩器調整頻率,因此對于TDC的鑒定分辨率要求很高。常用的結構是延遲線TDC,通過一串延遲很小的緩沖器串聯構成延遲線,讓其中一個輸入信號通過延遲線傳輸,每經過一級延遲后與另一個輸入信號比較,將每一次比較的結果送至編碼器,編碼器找出比較結果中由0跳變到I或由I跳變到0的位置并輸出相應的編碼,這個編碼就表示了兩個信號上升沿的時間差。這種延遲線結構的TDC具有結構簡單的優點,但是其分辨率受到緩沖器的延遲時間的限制,會產生較大的量化誤差,并惡化全數字鎖相環的帶內噪聲。另一種基于延遲線(VDL :Vernier DelayLine)結構的TDC是游尺延遲線TDC。這種結構采用了兩條延遲線,組成每條延遲線的緩沖器具有相同的延遲時間,但與另一條延遲線上的緩沖器的延遲時間有一個微小的時間差。兩個輸入信號分別通過一條延遲線傳輸,每經過一級延遲后比較一次,并將比較結果送至編碼器,編碼器的輸出編碼表示兩個信號上升沿的時間差。游尺延遲線TDC的分辨率等于兩條延遲線上的緩沖器的延遲時間之差。這種結構的分辨率相比傳統的延遲線TDC有所提高,但是仍然會產生一定的量化誤差,降低了 TDC的量化精度。
    技術實現思路
    專利技術目的針對上述現有技術存在的問題和不足,本專利技術的目的是提供一種具有誤差補償功能的時間數字轉換器。技術方案為實現上述專利技術目的,本專利技術采用的技術方案為一種時間數字轉換器,包括游尺延遲線時間數字轉換器、誤差選擇電路、誤差積分電路和誤差補償電路;將第一輸入信號和第二輸入信號輸入所述游尺延遲線時間數字轉換器,所述游尺延遲線時間數字轉換器比較第一輸入信號和第二輸入信號的時間差,并將該時間差量化為數字編碼輸出至誤差選擇電路和誤差補償電路,所述時間差還輸入誤差選擇電路;所述誤差選擇電路將所述時間差放大后,選取正確的量化誤差并輸出給誤差積分電路;所述誤差積分電路將所述量化誤差提取出來并積分,并將積分值輸入誤差補償電路;所述誤差補償電路將積分值與參考電壓比較,若積分值大于參考電壓,則使數字編碼加I輸出。進一步的,所述游尺延遲線時間數字轉換器包括兩條由N級延遲單元組成的延遲線、N個相同的判決器和一個編碼器,所述誤差選擇電路包括N個相同的時間放大器和一個多路選擇器,所述誤差積分電路包括一個鑒相器、一個電荷泵和一個電容器,所述誤差補償電路包括一個電壓比較器和一個加法器;其中第一輸入信號接由延遲單元Dl-1 Dl-N組成的延遲線,第二輸入信號接由延遲單元D2-1 D2-N組成的延遲線,每級延遲單元的輸出端接對應的判決器的輸入端,判決器的輸出接編碼器的輸入端,編碼器的輸出接多路選擇器的輸入控制端;每級延遲單元的輸出端接對應的時間放大器的輸入端,每級時間放大器的輸出接多路選擇器的輸入端;多路選擇器的輸出接鑒相器的輸入端,鑒相器的輸出接電荷泵的輸入端,電荷泵的輸出連接電容器的上極板,電容器的下極板接地;電荷泵的輸出端和參考電壓接電壓比較器的輸入端;電壓比較器的輸出和編碼器的輸出接加法器的輸入端,加法器的輸出作為整個時間數字轉換器電路的輸出。進一步的,所述游尺延遲線時間數字轉換器比較第一輸入信號和第二輸入信號上升沿的時間差。有益效果與現有技術相比,本專利技術具有以下有益效果在傳統VDL TDC的基礎上引入誤差補償的思想,通過加入誤差選擇電路,誤差積分電路和誤差補償電路,將量化過程中產生的誤差提取出來并進行積分,當誤差累積到大于參考電壓Vref的時候,將最終輸出的數字編碼加I。這種結構的TDC避免了量化過程中誤差信息的丟失,具有補償量化誤差的功能和提高TDC分辨率的特點。附圖說明圖1為本專利技術的總體電路框圖;圖2為本專利技術的總體電路圖;圖3(a)為延遲單元的電路結構圖,圖3(b)為判決器的電路結構圖,圖3(c)為時間放大器的電路結構圖;圖3(d)為電壓比較器的電路結構圖;圖4為本專利技術的時序仿真圖。具體實施例方式下面結合附圖和具體實施例,進一步闡明本專利技術,應理解這些實施例僅用于說明本專利技術而不用于限制本專利技術的范圍,在閱讀了本專利技術之后,本領域技術人員對本專利技術的各種等價形式的修改均落于本申請所附權利要求所限定的范圍。如圖1和圖2所示,本專利技術的TDC電路包括兩條由N級延遲單元組成的延遲線,N個相同的判決器,一個編碼器,N個相同的時間放大器,一個多路選擇器,一個鑒相器,一個電荷泵,一個電壓比較器、一個電容器和一個加法器;其中第一輸入信號START接由延遲單元D1-1 D1-N組成的延遲線,第二輸入信號STOP接由延遲單元D2-1 D2-N組成的延遲線,Dl-1和D2-1的輸出接判決器I的輸入端,D1-2和D2-2的輸出接判決器2的輸入端,依次類推,每級延遲單元的輸出端接對應的判決器的輸入端,判決器的輸出接編碼器的輸入端。Dl-1和D2-1的輸出接時間放大器I的輸入端,D1-2和D2-2的輸出接時間放大器2的輸入端,依次類推,每級延遲單元的輸出端接對應的時間放大器的輸入端,每級時間放大器的輸出接多路選擇器的輸入端。多路選擇器的輸出接鑒相器的輸入端,鑒相器的輸出接電荷泵的輸入端,電荷泵的輸出連接電容器的上極板,電容器的下極板接地。電荷泵的輸出端和參考電壓Vref接電壓比較器的輸入端。電壓比較器的輸出和編碼器的輸出接加法器的輸入端,加法器的輸出作為整個時間-數字轉換器電路的輸出。VDL TDC比較兩個輸入信號START和STOP的上升沿的時間差,并將其量化為數字編碼,通過編碼器輸出。每一級延遲之后的信號都接到時間放大器的輸入端,將時間差放大后作為多路選擇器的輸入信號。編碼器輸出接到多路選擇器的輸入控制端,使多路選擇器選取正確的經過放大后的量化誤差,并輸出給鑒相器。鑒相器和電荷泵將放大后的量化誤差轉化為相應的電流,并通過對電容的充放電變為電壓信號。當這個電壓信號大于參考電壓Vref值時,電壓比較器輸出高電平,最終的數字編碼值也隨之加1,實現了補償量化誤差的功能。圖3為本專利技術的TDC各子模塊電路圖。圖3(a)為延遲單元的電路結構PM0S管PMl和PM2的源極接電源,NMOS管匪I和匪2的源極接地。輸入信號接PMl和匪I的柵極,PMl和匪I的漏極相連并接PM2和匪2的柵極,PM2和匪2的漏極相連作為延遲單元電路的輸出端。圖3(b)為判決器的電路結構輸入時鐘信號clkl、clk2分別接NMOS管M1,M2的柵極,M1,M2的源極相連并接地,Ml的漏極接M3的源極,M2的漏極接M4的源極。M3的柵極分別接SR鎖存器的本文檔來自技高網
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    【技術保護點】
    一種時間數字轉換器,其特征在于:包括游尺延遲線時間數字轉換器、誤差選擇電路、誤差積分電路和誤差補償電路;將第一輸入信號和第二輸入信號輸入所述游尺延遲線時間數字轉換器,所述游尺延遲線時間數字轉換器比較第一輸入信號和第二輸入信號的時間差,并將該時間差量化為數字編碼輸出至誤差選擇電路和誤差補償電路,所述時間差還輸入誤差選擇電路;所述誤差選擇電路將所述時間差放大后,選取正確的量化誤差并輸出給誤差積分電路;所述誤差積分電路將所述量化誤差提取出來并積分,并將積分值輸入誤差補償電路;所述誤差補償電路將積分值與參考電壓比較,若積分值大于參考電壓,則使數字編碼加1輸出。

    【技術特征摘要】
    1.一種時間數字轉換器,其特征在于:包括游尺延遲線時間數字轉換器、誤差選擇電路、誤差積分電路和誤差補償電路;將第一輸入信號和第二輸入信號輸入所述游尺延遲線時間數字轉換器,所述游尺延遲線時間數字轉換器比較第一輸入信號和第二輸入信號的時間差,并將該時間差量化為數字編碼輸出至誤差選擇電路和誤差補償電路,所述時間差還輸入誤差選擇電路;所述誤差選擇電路將所述時間差放大后,選取正確的量化誤差并輸出給誤差積分電路;所述誤差積分電路將所述量化誤差提取出來并積分,并將積分值輸入誤差補償電路;所述誤差補償電路將積分值與參考電壓比較,若積分值大于參考電壓,則使數字編碼加I輸出。2.根據權利要求1所述時間數字轉換器,其特征在于:所述游尺延遲線時間數字轉換器包括兩條由N級延遲單元組成的延遲線、N個相同的判決器和一個編碼器,所述誤差選擇電路包括N個相同的時間放大器和一個多路選擇器,所述誤差積分電路包括一個鑒相器...

    【專利技術屬性】
    技術研發人員:吳建輝,王子軒,黃成,李紅,周正亞,陳慶,
    申請(專利權)人:東南大學,
    類型:發明
    國別省市:

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