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本發(fā)明公開了一種基于FPGA的高速串并轉(zhuǎn)換電路。在低速時鐘下，將高速串行數(shù)字信號通過基于FPGA的多級延時抽頭器和多級接收存儲器后，可在一個周期內(nèi)采集且并行輸出多位數(shù)字信號。本發(fā)明通過FPGA實現(xiàn)，可由低速數(shù)字電路完成對高速數(shù)字信號的串行轉(zhuǎn)...該專利屬于南京理工大學(xué)所有，僅供學(xué)習(xí)研究參考，未經(jīng)過南京理工大學(xué)授權(quán)不得商用。