基于FPGA的高速串并轉換電路制造技術

本發明專利技術公開了一種基于FPGA的高速串并轉換電路。在低速時鐘下，將高速串行數字信號通過基于FPGA的多級延時抽頭器和多級接收存儲器后，可在一個周期內采集且并行輸出多位數字信號。本發明專利技術通過FPGA實現，可由低速數字電路完成對高速數字信號的串行轉并行處理，降低了系統成本，簡化了電路設計，具有較高的性價比。

【技術實現步驟摘要】
基于FPGA的高速串并轉換電路
本專利技術屬于一種信號串并轉換電路，特別是一種基于FPGA的高速數字信號串并轉換電路。
技術介紹
數字信號串并轉換電路是電子信息及通信方面應用中的重要組成部分，廣泛應用于國防、航天、遙感等諸多領域。通常各領域中使用的串并轉換芯片，如74hc595，74hcl66等，由于結構固定，品種較為單一，導致其應用范圍受到限制?，F有技術中，若自主構建串并轉換電路，則往往存在設計不夠靈活，成本較高，實現復雜等缺點。
技術實現思路
本專利技術的目的在于提出一種在低速時鐘下對高速數字信號進行串并轉換的方法，通過FPGA設計電路使高速數字信號在時鐘周期內進行多次延時后并行輸出，將低速時鐘實現高速數字信號的串行轉并行變為可能。實現本專利技術目的的技術解決方案為:一種基于FPGA的高速串并轉換電路，由多級延時抽頭器及多級接收存儲器兩部分組成，多級延時抽頭器由多個延時單元串聯組成，多級接收存儲器由多個D觸發器組成；將高速數字信號輸入多級延時抽頭器輸出多級延時信號，然后各級延時信號分別對應輸入多級接收存儲器的D觸發器，在下一時鐘到來時將當前輸入D觸發器的信號進行存儲并輸出，由此實現單個時鐘內信號的串行轉并行，并繼續下個時鐘周期的數字信號采集。所述的多級延時抽頭器由多個延時單元串聯組成，其中一端作為輸入端，數字信號由此輸入，經過各延時單元并產生多級延時；每個延時單元的輸出端分出一路作為多級延時抽頭器的輸出端，可將經過各級延時的數字信號及時輸出。所述的多級接收存儲器由多個D觸發器組成，每個D觸發器的輸入端都與一個延時單兀的輸出端相連，數量與延時單兀相同；多級延時抽頭器的輸出信號對應輸入各D觸發器，每過一個時鐘周期由各D觸發器的輸出端統一輸出。所述的延時單元由FPGA內部查找表實現，經查找表后實現延時。所述的D觸發器為FPGA內部的基本單元，并由同一時鐘及同一復位進行控制。所述的多級接收存儲器的輸出端信號即為串并轉換電路的輸出信號，用于后續的數字信號處理。本專利技術與現有技術相比，其顯著優點:本專利技術提供的電路僅使用FPGA即可實現對高速串行信號的并行轉換。該串并轉換電路與其它同類方式相比，成本大大降低，且具有設計易實現及靈活度高等優點?！靖綀D說明】圖1為本專利技術聞速串并轉換電路的結構不意圖。圖2為本專利技術本高速串并轉換電路的具體結構圖。圖3為本專利技術基本延時單元示意圖。圖4為本專利技術D觸發器示意圖。圖5為本專利技術時鐘周期內信號的延時采樣示意圖?！揪唧w實施方式】本專利技術基于FPGA的高速串并轉換電路，在低速時鐘下，將高速串行數字信號通過基于FPGA的多級延時抽頭器和多級接收存儲器后，可在一個周期內采集且并行輸出多位數字信號。本專利技術基于FPGA的高速串并轉換電路，其實現電路由多級延時抽頭器和多級接收存儲器兩部分組成，實現方法如下: 一，高速數字信號進入多級延時抽頭器輸出多級延時的信號； 二，各級延時信號分別對應輸入多級接收存儲器的D觸發器，在下一個時鐘到來時將當前輸入D觸發器的信號進行存儲并輸出，由此實現單個時鐘內信號的串行轉并行。所述的多級延時抽頭器由多個串聯的延時單元組成，每個延時單元的輸出端分出一路作為多級延時抽頭器的輸出端。所述的多級接收存儲器由多個D觸發器組成，每個D觸發器的輸入端都與一個延時單元的輸出端相連，數量與延時單元相同。所述的延時單元可由FPGA內部的查找表實現，經過查找表后實現延時。所述的D觸發器為FPGA內部的基本單元，并由同一時鐘及同一復位進行控制。所述的多級接收存儲器的輸出端即為串并轉換電路的輸出信號，用于后續的數字信號處理。下面結合附圖對本專利技術作進一步詳細描述。本專利技術提供了一種基于FPGA的高速串并轉換電路，其實現結構由多級延時抽頭器和多級接收存儲器兩部分組成，如圖1所示。其中高速串并轉換電路的具體結構，如圖2所示，多級延時抽頭器的輸出端與多級接收存儲器的輸入端相連，多級接收存儲器輸出并行信號，用于后續的數字信號處理。其中多級延時抽頭器由多個延時單元串聯而成，用于令信號在一個時鐘周期內產生多級延時；多級接收存儲器由多個D觸發器組成，用于接收并輸出各級延時后所產生的信號，數量與延時單元相同，每個延時單元的輸出端分出一路與D觸發器的輸入端相連。下面對各部分結構進行詳細介紹: 延時單元，如圖3所示，由FPGA內部的查找表實現，對A0、A1、A2端輸入為0，信號從A3端輸入，經過查找表后延時，從O端輸出。信號經過查找表后延時最小延時時間，以實現一級延時效果，多個延時單元串聯便可實現多級延時。不同型號的FPGA芯片，最小延時時間略有差異。D觸發器，如圖4所示，為FPGA內部基本單元，其中輸入端D與延時單元的輸出端相連，時鐘端CLK接同一時鐘信號，復位鍵統一連接。當一個時鐘上升沿到來時，D觸發器便將當前輸入的信號進行存儲并輸出，以實現對信號的采集。通過布局布線約束技術，把所使用的查找表和D觸發器排列在FPGA內部相鄰的位置，以實現延時可控。信號由串行轉為并行的過程，如圖5所示。信號通過一個延時單元產生延時為Δ t，時鐘周期為Τ，η為延時單元個數，則信號最長延時時間A t*n應小于時鐘周期Τ，即η應取小于T/ Δ t的正整數。這樣高速串行信號可在單位時鐘周期T結束時并行輸出η個數字信號，用于完成后續的數字信號處理。經實驗，當系統采樣頻率為100MHz，延時單元延時為0.1ns時，則時鐘周期T為10ns，延時單元η應小于10/0.1=100。選取η為99，可在一個時鐘周期內并行輸出99個數字信號，采樣頻率等效于原來的99倍接近IOGHz，實現了高速數字信號的串并轉換。本文檔來自技高網...

【技術保護點】
一種基于FPGA的高速串并轉換電路，其特征在于：由多級延時抽頭器及多級接收存儲器兩部分組成，多級延時抽頭器由多個延時單元串聯組成，多級接收存儲器由多個D觸發器組成；將高速數字信號輸入多級延時抽頭器輸出多級延時信號，然后各級延時信號分別對應輸入多級接收存儲器的D觸發器，在下一時鐘到來時將當前輸入D觸發器的信號進行存儲并輸出，由此實現單個時鐘內信號的串行轉并行，并繼續下個時鐘周期的數字信號采集。

【技術特征摘要】
1.一種基于FPGA的高速串并轉換電路，其特征在于:由多級延時抽頭器及多級接收存儲器兩部分組成，多級延時抽頭器由多個延時單元串聯組成，多級接收存儲器由多個D觸發器組成；將高速數字信號輸入多級延時抽頭器輸出多級延時信號，然后各級延時信號分別對應輸入多級接收存儲器的D觸發器，在下一時鐘到來時將當前輸入D觸發器的信號進行存儲并輸出，由此實現單個時鐘內信號的串行轉并行，并繼續下個時鐘周期的數字信號米集。2.根據權利要求1所述的基于FPGA的高速串并轉換電路，其特征在于:所述的多級延時抽頭器由多個延時單元串聯組成，其中一端作為輸入端，數字信號由此輸入，經過各延時單元并產生多級延時；每個延時單元的輸出端分出一路作為多級延時抽頭器的輸出端，可將經過各級延時的數字信號及時輸出。3.根據權利...

【專利技術屬性】
技術研發人員：李洪濤，馬義耕，顧陳，朱曉華，陳誠，王超宇，
申請(專利權)人：南京理工大學，
類型：發明
國別省市：江蘇;32