SRAM讀取時間自測試電路制造技術

本實用新型專利技術涉及一種SRAM讀取時間自測試電路，包括待測SRAM、一個二路選擇器、一個延時掃描電路、一個鎖存器、一個比較器、一個計數器、第一反相器和第二反相器。通過增加一個延時掃描電路、一個比較器和一個計數器，可以實現對延時時間的自動掃描從而可以快速的找到合適的延時，并通過測量環形振蕩器的輸出振蕩周期得到SRAM的讀取時間值。本實用新型專利技術避免了測試時頻繁的人工操作介入，測試效率高，并且由于采用固定延時單元和具有多個可選延時的單元的組合方式，在保證較大的測量范圍的前提下，節省了版圖面積。（*該技術在2024年保護過期，可自由使用*）

【技術實現步驟摘要】
SRAM讀取時間自測試電路【
】本技術涉及靜態隨機存儲器(SRAM)的時序測試電路領域，尤其涉及一種對SRAM的讀取時間進行快速自測試的電路。【
技術介紹
】SRAM是一種常見的隨機存取存儲器，廣泛應用于集成電路領域。讀取時間(tACC:Access Time)是衡量SRAM性能的重要時序參數指標,它表征的是讀操作時從時鐘信號(CLK)上升沿到輸出數據(Q)有效的延時。目前存儲器的測試一般依賴于內自建測試(BIST)電路。BIST是一種廣泛應用的可測性設計技術，它通過在芯片上內建的硬件電路自動實現存儲器的高速測試。雖然它實現了測試的自動化，但是它只能證明SRAM功能正常，且SRAM的周期時間(Cycle Time)不大于測試時鐘周期。因此通過傳統的BIST電路可以獲得SRAM的周期時間參數但是無法測量其讀取時間。另外一種測試SRAM的讀取時間的電路如圖1所示，包括二路選擇器(MUXO)、多個不同的延時電路(DEL0，DEL1，DEL2，…)、多路選擇器(MUX1)、反相器(INV0, INVl)和用于對SRAM輸出數據進行采樣的鎖存器(DFF)。該電路通過測試輸入時鐘信號CLK和鎖存器DFF的時鐘信號CLK_DEL之間的延時獲得待測SRAM的讀取時間tACC。使用該電路分兩步進行測試:首先，二路選擇器MUXO的使能信號0SC_EN為‘0’，CLK信號經過MUX0、延時電路其中之一、MUXl和INVO后變為信號0SC_0UT，0SC_0UT信號再經過INVl后變為信號CLK_DEL。通過多路選擇器 的使能信號DEL_SEL可以人為地選擇不同的延時電路從而產生具有不同延時的CLK_DEL信號作為鎖存器DFF的時鐘信號對數據輸出Q進行采樣。通過不斷的嘗試不同的延時電路，直到能夠測量到鎖存器能夠采樣結果QX正確為止。其次，二路選擇器MUXO的使能信號0SC_EN為‘ I’，使得二路選擇器(MUXO)、選定的延時電路、多路選擇器(MUXl)和反相器(INVO)形成了一個環形振蕩器，通過測量振蕩信號0SC_0UT的周期可以得到信號CLK到CLK_DEL的延時即SRAM的讀取時間。該電路的缺點是:1.測量的過程比較繁瑣，需要測試人員不停地改變延時電路選擇信號DEL_SEL直到找到合適的延時使得鎖存器的鎖存結果正確，整個測試過程比較耗費時間；2.為了獲得較大的測量范圍和測量精度，必須要放置大量的延時電路，造成芯片面積的浪費。
技術實現思路
本技術提出了一種SRAM讀取時間自測試電路，以解決
技術介紹
中所述現有技術的缺陷。通過對延時時間的自動掃描從而可以快速的找到合適的延時，并通過測量環形振蕩器的輸出振蕩周期得到SRAM的讀取時間值。為了實現上述目的，本技術采用如下技術方案:一種SRAM讀取時間自測試電路，包括待測SRAM、一個二路選擇器MUX、一個延時掃描電路DEL_TRM、一個鎖存器DFF、一個比較器COMPARATOR、一個計數器COUNTER、第一反相器和第二反相器；所述待測SRAM連接至輸入地址信號線A、輸入寫使能信號線WEN、輸入片選使能信號線CEN、輸入時鐘信號線CLK、輸入數據線D和輸出數據線Q ；所述二路選擇器MUX用于測試電路模式的切換，其使能端連接至測試模式選擇信號線0SC_EN，其輸入端A連接至第一反相器的輸出端，其輸入端B連接至輸入時鐘信號線CLK，其輸出端連接至延時掃描電路DEL_TRM的輸入端I ;當測試模式選擇信號0SC_EN有效時，二路選擇器MUX的輸入端A連接至其輸出端，否則其輸入端B連接至其輸出端；所述延時掃描電路DEL_TRM的控制端C連接至計數器COUNTER的計數輸出端，其輸出端Z連接至第一反相器的輸入端，其輸入端至輸出端之間的延時由連接至控制端的信號決定；所述第一反相器的輸出端連接至MUX的輸入端A和第二反相器的輸入端；所述第二反相器的輸出端連接至鎖存器DFF的時鐘端；所述鎖存器DFF負責對SRAM的輸出數據進行采樣，其時鐘端連接至第二反相器的輸出端，其輸入數據端連接至SRAM的輸出數據端Q，其輸出數據端QX連接至比較器COMPARATOR的第一數據端；所述比較器COMPARATOR在SRAM執行讀操作時負責對鎖存器的采樣數據和SRAM的輸出數據進行比較并在比較結果不同時的下一個時鐘周期生成一個脈沖信號，其時鐘端連接至輸入時鐘信號線CLK，其控制端連接至輸入寫使能信號線WEN、輸入片選使能信號線CEN、測試模式選擇信號線0SC_EN，比較器COMPARATOR的第二數據端連接至SRAM的輸出數據端Q ;所述計數器COUNTER的時鐘端連接至比較器COMPARATOR的輸出端，其進位端連接至輸出進位信號線OVERFLOW，其復位端連接至輸入復位信號線CNT_RST。本技術進一步的改進在于:當計數器COUNTER溢出時OVERFLOW有效。本技術進一步的改進在于:延時掃描電路DEL_TRM包括可調延時電路DEL_STEP和固定延時電路DEL_FIX ;延時掃描電路DEL_TRM的控制端C連接至可調延時電路DEL_STEP的控制端C，其輸入端I連接至固定延時電路DEL_FIX的輸入端I，其輸出端Z連接至可調延時電路DEL_STEP的輸出端Z ;固定延時電路DEL_FIX的輸出端Z連接至可調延時電路DEL_STEP的輸入端I ;其中固定延時電路DEL_FIX具有固定延時，可調延時電路DEL_STEP具有多個可選延時，它們采用串聯連接。本技術進一步的改進在于:可調延時電路DEL_STEP的延時tDT=tDTmin+N*tDS，其中tDTmin為延時最小值，tDS為可調步長；延時掃描電路DEL_TRM的延時tD0=tDF+tDT，其中tDF為固定延時電路DEL_FIX的延時，tDT為可調延時電路DEL_STEP的延時；進一步地，可以得到tD0=tDF+tDTmin+N*tDS，其中N為計數器的計數值，滿足N為自然數且O≤N≤M ;M為計數器的總步長。本技術進一步的改進在于:可調延時電路由譯碼電路和延時鏈組成。本技術進一步的改進在于:在輸入時鐘信號CLK的上升沿時:若輸入片選使能信號CEN為‘0’，輸入寫使能信號WEN為‘I’時，待測SRAM執行寫操作，將輸入數據D存入地址A所對應的存儲單元中；輸入片選使能信號若輸入片選使能信號CEN為‘0’，輸入寫使能信號WEN為‘0’時，待測SRAM執行讀操作，將地址A所對應的存儲單元的數據讀出并輸出至輸出數據Q，其中從輸入時鐘信號CLK上升沿到輸出數據Q有效之間的延時是待測SRAM的讀取時間。本技術進一步的改進在于:計數器COUNTER是一個從O到M步長為I的計數器，M為自然數；其時鐘信號為CLK_ERR，其計數輸出信號為DEL_C0DE，其進位信號為OVERFLOW,其復位信號為 CNT_RST ;若 CNT_RST 為 ‘ I ’，則 DEL_C0DE 為 O ;若 CNT_RST 為 ‘0’，則當CLK_ERR上升沿時，計數加I。相對于現有技術，本技術的優點是:1.節省測試時間；多個延時單元的選擇通過測試電路自動完成，只需要進行一次測試就能對所有的延時單元進行掃描從而找到合適本文檔來自技高網...

【技術保護點】
一種SRAM讀取時間自測試電路，其特征在于，包括待測SRAM、一個二路選擇器MUX、一個延時掃描電路DEL_TRIM、一個鎖存器DFF、一個比較器COMPARATOR、一個計數器COUNTER、第一反相器（I2）和第二反相器（I3）；所述待測SRAM連接至輸入地址信號線A、輸入寫使能信號線WEN、輸入片選使能信號線CEN、輸入時鐘信號線CLK、輸入數據線D和輸出數據線Q；所述二路選擇器MUX用于測試電路模式的切換，其使能端連接至測試模式選擇信號線OSC_EN，其輸入端A連接至第一反相器的輸出端，其輸入端B連接至輸入時鐘信號線CLK，其輸出端連接至延時掃描電路DEL_TRIM的輸入端I；所述延時掃描電路DEL_TRIM的控制端C連接至計數器COUNTER的計數輸出端，其輸出端Z連接至第一反相器的輸入端，其輸入端至輸出端之間的延時由連接至控制端的信號決定；所述第一反相器的輸出端連接至MUX的輸入端A和第二反相器的輸入端；所述第二反相器的輸出端連接至鎖存器DFF的時鐘端。

【技術特征摘要】
1.一種SRAM讀取時間自測試電路，其特征在于，包括待測SRAM、一個二路選擇器MUX、一個延時掃描電路DEL_TRM、一個鎖存器DFF、一個比較器COMPARATOR、一個計數器COUNTER、第一反相器(12)和第二反相器(13)； 所述待測SRAM連接至輸入地址信號線A、輸入寫使能信號線WEN、輸入片選使能信號線CEN、輸入時鐘信號線CLK、輸入數據線D和輸出數據線Q ； 所述二路選擇器MUX用于測試電路模式的切換，其使能端連接至測試模式選擇信號線0SC_EN,其輸入端A連接至第一反相器的輸出端，其輸入端B連接至輸入時鐘信號線CLK，其輸出端連接至延時掃描電路DEL_TRIM的輸入端I ; 所述延時掃描電路DEL_TRM的控制端C連接至計數器COUNTER的計數輸出端，其輸出端Z連接至第一反相器的輸入端，其輸入端至輸出端之間的延時由連接至控制端的信號決定; 所述第一反相器的輸出端連接至MUX的輸入端A和第二反相器的輸入端； 所述第二反相器的輸出端連接至鎖存器DFF的時鐘端。2.根據權利要求1所述的一種SRAM讀取時間自測試電路，其特征在于，所述鎖存器DFF負責對SRAM的輸出數據進行采樣，其時鐘端連接至第二反相器的輸出端，其輸入數據端連接至SRAM的輸出數據端Q，其輸出數據端QX連接至比較器COMPARATOR的第一數據端； 所述...

【專利技術屬性】
技術研發人員：拜福君，
申請(專利權)人：西安華芯半導體有限公司，
類型：新型
國別省市：陜西;61