集成電路器件和制作技術制造技術

集成電路器件和制作技術。一種半導體器件制作方法可以包括在相同處理步驟中摻雜集成電路的襯底的第一和第二部分。第一部分對應于半導體器件的摻雜的區域。第二部分對應于過孔接觸。該方法還可以包括在摻雜之后形成半導體器件的柵極。

【技術實現步驟摘要】
【專利摘要】集成電路器件和制作技術。一種半導體器件制作方法可以包括在相同處理步驟中摻雜集成電路的襯底的第一和第二部分。第一部分對應于半導體器件的摻雜的區域。第二部分對應于過孔接觸。該方法還可以包括在摻雜之后形成半導體器件的柵極。【專利說明】集成電路器件和制作技術
本公開內容集成電路器件和集成電路制作技術。本公開內容的一些實施例具體地 涉及一種制作finFET的方法。
技術介紹
制造集成電路（1C)的成本與為了制作1C而需要的工藝步驟數目有關。減少為了 制作1C而需要的工藝步驟數目可以用多種方式減少制造1C的成本。例如減少工藝步驟數 目可以減少制作工藝的持續時間、由此釋放昂貴資源，諸如制作設施和設備用于在制作附 加1C時使用。作為另一示例，減少工藝步驟數目可以增加制作工藝的產量，由此減少每1C 成本。 隨著半導體特征尺寸已經繼續縮減，常規場效應晶體管（FET)已經越來越遭受問 題，諸如短溝道效應、高漏電流和高靜態功率耗散。已經研究常規平面FET結構的許多備 選，這些備選包括非平面finFET。finFET是場效應晶體管，在該場效應晶體管中，晶體管的 半導體材料的部分形成鰭式結構。相對于常規平面FET，finFET可以表現減少的短溝道效 應、漏電流和/或靜態功率耗散。 已知在集成電路上制作finFET的方法。例如常規finFET制作工藝可以包括以下 步驟：在finFET與其它半導體器件之間形成并且填充溝槽用于淺溝槽隔離；去除半導體襯 底的部分以形成鰭；形成用于虛設柵極的側壁間隔物；形成虛設柵極以將finFET的本體從 摻雜物屏蔽；向finFET的源極和漏極區域中注入摻雜物；退火集成電路以激活摻雜物；去 除虛設柵極；并且在間隔物之間形成實際finFET柵極，從而柵極與finFET的未摻雜的本體 區域對準。在注入摻雜物期間，虛設柵極可以將finFET的本體從摻雜物屏蔽。
技術實現思路
根據一個實施例，提供一種半導體器件制作方法。該方法包括通過在相同處理步 驟中摻雜集成電路的絕緣體上硅（SOI)襯底的一些部分在靜態隨機存取存儲器（SRAM)的 單元中形成finFET的全耗盡溝道。這些部分中的第一部分對應于finFET的第一摻雜的區 域。這些部分中的第二部分對應于finFET的第二摻雜的區域。這些部分中的第三部分對 應于過孔接觸。該方法還包括在摻雜之后形成finFET的柵極。 根據另一實施例，提供一種半導體器件制作方法。該方法包括在相同處理步驟中 摻雜集成電路的襯底的第一部分和第二部分。第一部分對應于半導體器件的摻雜的區域。 第二部分對應于過孔接觸。該方法還包括在摻雜之后形成半導體器件的柵極。 根據另一實施例，提供一種包括通過在先前段落中描述的方法制作的半導體器件 的集成電路。 【專利附圖】【附圖說明】 為了理解一些實施例，現在將僅通過示例參照附圖，在附圖中： 圖1示出根據一些實施例的場效應晶體管（FET) 100的框圖； 圖2示出根據一些實施例的平面FETlOOa的透視圖； 圖3A、圖3B和圖3C示出根據一些實施例的finFETlOOb的視圖（具體分別為透視 圖、沿著線B-B的截面圖和沿著線A-A的截面圖）； 圖3D示出根據另一實施例的finFETlOOb的截面圖； 圖3E示出根據另一實施例的finFETlOOb的截面圖； 圖3F示出根據另一實施例的finFETlOOb的截面圖； 圖4A和圖4B示出根據一些實施例的獨立柵極finFETlOOc的視圖（具體分別為 透視圖和沿著線A-A的截面圖）； 圖4C示出根據一些實施例的分段式鰭finFETlOOd的透視圖； 圖5A示出根據一些實施例的制作半導體器件的方法的流程圖； 圖5B示出根據一些實施例的摻雜半導體襯底的部分的方法的流程圖； 圖5C示出根據一些實施例的相互隔離半導體器件的摻雜的區域的方法的流程 圖； 圖?示出根據一些實施例的形成半導體器件的柵極的方法的流程圖； 圖6示出根據一些實施例的SRAM單元的示意圖； 圖7示出根據一些實施例的圖6的SRAM單元的集成電路布局； 圖8A-圖8C示出根據一些實施例的在已經執行掩模提供子步驟512之后的集成 電路700 (具體而言，圖8A、圖8B和圖8C分別示出集成電路700的俯視圖、集成電路700的 沿著線A-A的截面圖和集成電路700的沿著線B-B的截面圖）； 圖9A-圖9C示出根據一些實施例的在已經執行掩模打開子步驟514和注入/激 活子步驟516之后的集成電路700 (具體而言，圖9A、圖9B和圖9C分別示出集成電路700 的俯視圖、集成電路700沿著線A-A的截面圖和集成電路700沿著線B-B的截面圖）； 圖10A-圖10C示出根據一些實施例的在已經執行掩模打開子步驟522和反掩模 子步驟524之后的集成電路700 (具體而言，圖10A、圖10B和圖10C分別示出集成電路700 的俯視圖、集成電路700的沿著線A-A的截面圖和集成電路700的沿著線B-B的截面圖）； 圖11A-圖11C示出根據一些實施例的在已經執行掩模去除子步驟526和襯底去 除子步驟528之后的集成電路700 (具體而言，圖11A、圖11B和圖11C分別示出集成電路 700的俯視圖、集成電路700的沿著線A-A的截面圖和集成電路700的沿著線B-B的截面 圖）； 圖11D-圖11E示出根據一些實施例的在已經提供電介質層812以及柵極材料814 和816之后的集成電路700(具體而言，圖11D和圖11E分別示出集成電路700的沿著線 A-A的截面圖和集成電路700的沿著線B-B的截面圖）； 圖12A-圖12C示出根據一些實施例的在已經掩模對準子步驟534和材料去除子 步驟536之后的集成電路700 (具體而言，圖12A、圖12B和圖12C分別示出集成電路700的 俯視圖、集成電路700的沿著線A-A的截面圖和集成電路700的沿著線B-B的截面圖）；并 且 圖13A-圖13C示出根據一些實施例的在形成互連層和通孔之后的集成電路 700 (具體而言，圖13A、圖13B和圖13C分別示出集成電路700的俯視圖、集成電路700的 沿著線A-A的截面圖和集成電路700的沿著線B-B的截面圖）。 為了清楚，已經在不同附圖中用相同標號標示相同元件，并且另外如在集成電路 的表示中常見的那樣，各種附圖未按比例。為了清楚，僅已經示出并且將討論對理解描述的 實施例有用的那些步驟和元件。 【具體實施方式】 常規finFET制作方法可能需要大量制作處理步驟和/或依賴于不可能升級至處 理具有更小特征尺寸（例如特征尺寸為65nm或者更小）的節點的制作技術。專利技術人已經 認識和理解用于制作finFET的更簡單工藝（例如具有更少處理步驟和/或升級至特征尺 寸為65nm或者更小的處理步驟的工藝）可以增加制作產率并且減少制作開支。 根據一個實施例，一種半導體制作方法可以包括摻雜步驟，在該摻雜步驟中，在集 成電路襯底的與finFET的摻雜的區域和過孔接觸對應的部分中注入摻雜物。該方法也可 以包括在摻雜步驟之后執行的柵極形本文檔來自技高網...

【技術保護點】
一種半導體器件制作方法，包括：通過在相同處理步驟中摻雜集成電路的絕緣體上硅(SOI)襯底的部分在靜態隨機存取存儲器(SRAM)的單元中形成finFET的全耗盡溝道，所述部分中的第一部分對應于finFET的第一摻雜的區域，所述部分中的第二部分對應于所述finFET的第二摻雜的區域，并且所述部分中的第三部分對應于過孔接觸；并且在所述摻雜之后，形成所述finFET的柵極。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：J·H·張，
申請(專利權)人：意法半導體公司，
類型：發明
國別省市：美國;US