一種隧穿晶體管，包括：半導體襯底，源極在半導體襯底上形成在上部區域中，并且半導體襯底具有第一半導體材料層；柱體，其形成在半導體襯底上，并且具有順序層疊有溝道層和漏極的結構；柵極，其形成為包圍柱體的周緣；以及第二半導體材料層，其構成源極的一部分、形成在源極和溝道層之間、具有與源極相同的導電類型、并且具有比第一半導體材料層更小的帶隙。其中，源極和漏極具有相反的導電類型。
【技術實現步驟摘要】
【專利說明】 相關申請的交叉引用 本申請要求2014年2月27日提交的申請號為10-2014-0023366的韓國專利申請 的優先權，其全部內容通過引用合并于此。
本專利技術的各種實施例總體而言涉及半導體器件及其制造方法，更具體而言，涉及 隧穿晶體管、包括其的可變電阻存儲器件及其制造方法。
技術介紹
隨著移動和數字信息通信以及消費電子行業的快速發展，對于現存的電荷控制器 件的研究已公開了其限制性。因而，需要開發應用新概念的新功能存儲器件。具體地，需要 開發具有大容量、超高速度和超低功率的下一代存儲器件以滿足大容量存儲器的需求。 已經提出了利用電阻材料作為存儲媒介的可變電阻存儲器件作為下一代存儲器 件。可變電阻存儲器件的典型實例為相變隨機存取存儲器（PCRAM)、阻變RAM(ReRAM)或者 磁性 RAM(MRAM)。 典型地，可變電阻存儲器件可以利用開關器件和電阻器件來形成，并且可以根據 電阻器件的狀態來儲存諸如" 0 "或" 1"的數據。 即使在可變電阻存儲器件中，首先要提高集成度，并且要將盡可能多地將存儲器 單元集成在有限的面積中。 為了滿足需求，還在阻變存儲器件中使用了三維（3D)晶體管結構。因而，3D晶體 管可以包括在與半導體襯底的表面垂直的方向上延伸的溝道，并且具有被形成為包圍所述 溝道的柵極。 需要提供高的操作電流至3D晶體管以保持高的電阻可變特性。
技術實現思路
根據本專利技術的一個實施例，一種隧穿晶體管可以包括：半導體襯底，其具有形成在 上部區域中的源極，并且包括第一半導體材料層；柱體，其形成在半導體襯底上并且具有順 序層疊的溝道層和漏極；柵極，其形成為包圍柱體的周緣；以及第二半導體材料層，其構成 源極的一部分，形成在源極和溝道層之間，具有與源極相同的導電類型，以及具有比第一半 導體材料層更小的帶隙。源極和漏極可以具有彼此相反的導電類型。 根據本專利技術的一個實施例，一種可變電阻存儲器件可以包括：半導體襯底，其具有 形成在上部區域中的源極，并且包括第一半導體材料層；柱體，其形成在半導體襯底上，并 且具有順序地層疊的溝道層和漏極，所述漏極包含具有與源極相反的導電類型的摻雜劑； 柵極，其形成為包圍柱體的周緣；第二半導體材料層，其構成源極的一部分，形成在源極和 溝道層之間，具有與源極相同的導電類型，以及具有比第一半導體材料層更小的帶隙；加熱 電極，其形成在漏極上；以及可變電阻層，其形成在加熱電極上。 根據本專利技術的一個實施例，一種制造隧穿晶體管的方法可以包括：在包括第一半 導體材料層的半導體襯底上形成源極，所述源極包括具有比第一半導體材料層更小的帶隙 的第二半導體材料層；在半導體襯底上順序地層疊溝道層和漏極；形成包括溝道層和漏極 的柱體；在柱體的表面上形成柵絕緣層；以及形成柵極以包圍柱體的外周緣，其中，源極和 漏極可以具有彼此相反的導電類型。 以下詳細地描述這些和其他的特征、方面和實施例。【附圖說明】 從以下結合附圖的詳細描述中將更加清楚地理解本公開的以上和其他的方面、特 征和優點，其中： 圖1是說明根據本專利技術的一個實施例的制造具有垂直溝道的隧穿晶體管的方法 的截面圖； 圖2是說明根據本專利技術的一個實施例的制造具有垂直溝道的隧穿晶體管的方法 的截面圖； 圖3是說明根據本專利技術的一個實施例的制造具有垂直溝道的隧穿晶體管的方法 的截面圖； 圖4是說明根據本專利技術的一個實施例的制造具有垂直溝道的隧穿晶體管的方法 的截面圖； 圖5是說明根據本專利技術的一個實施例的利用隧穿晶體管作為開關器件的可變電 阻存儲器件的截面圖； 圖6是說明根據本專利技術的一個實施例的隧穿晶體管的操作特性的能帶圖； 圖7是說明根據本專利技術的一個實施例的隧穿晶體管的操作特性的能帶圖； 圖8是說明根據本專利技術的一個實施例的隧穿晶體管的截面圖； 圖9是說明根據本專利技術的一個實施例的隧穿晶體管的截面圖； 圖10是說明根據本專利技術的一個實施例的隧穿晶體管的截面圖； 圖11是說明根據本專利技術的一個實施例的隧穿晶體管的截面圖； 圖12是說明根據本專利技術的一個實施例的隧穿晶體管的截面圖； 圖13是說明根據本專利技術的一個實施例的可變電阻存儲器件的操作的示意性電路 圖； 圖14是說明根據本專利技術的一個實施例的可變電阻存儲器件的操作的示意性電路 圖； 圖15是說明根據本專利技術的一個實施例的可變電阻存儲器件的操作的示意性電路 圖； 圖16是說明根據本專利技術的一個實施例的可變電阻存儲器件的操作的示意性電路 圖； 圖17是說明根據本專利技術的一個實施例的微處理器的框圖； 圖18是說明根據本專利技術的一個實施例的處理器的框圖；以及 圖19是說明根據本專利技術的一個實施例的系統的框圖。【具體實施方式】 將參照圖示來詳細地描述本專利技術的示例性實施例和中間結構。可以預料到圖示的 形狀變化是緣于例如制造技術和/或公差。另外，為了清楚起見，可能對層和區域的長度和 尺寸進行夸大。附圖中相同的附圖標記表示相同的元件。當一層被稱為在另一層或襯底 "上"時，其可以是直接在襯底上，或者是在具有中間層的情況下間接在襯底上。此外，"連接 /耦接"不僅表示一個部件與另一個部件直接耦接，還表示經由中間部件與另一個部件間接 耦接。另外，只要未另外特意提及，單數形式可以包括復數形式，反之亦然。 參照本專利技術的優選實施例的截面和/或平面圖示來描述本專利技術。然而，本專利技術的 實施例不應被解釋為局限于本專利技術。盡管將示出且描述本專利技術的一些實施例，但是對于本 領域的普通技術人員將理解的是，在不脫離本專利技術的原理和精神的情況下可以對這些示例 性實施例進行變化。 參見圖1，制備半導體襯底。半導體襯底可以是第一半導體材料層，例如硅（Si) 襯底。半導體襯底1〇〇可以具有導電類型。將高濃度第一導電類型雜質、例如高濃度P型 (即，P+型）雜質注入至半導體襯底100的上部中以形成第一雜質層105。在本實施例中， 第一雜質層105經由離子注入方法來形成。然而，第一雜質層105可以利用用于單晶生長 的外延生長方法或者其他各種沉積方法來形成。 在第一雜質層105上形成第二雜質層110。第二雜質層110可以由第二半導體材 料層形成，所述第二半導體材料層具有比構成第一雜質層105的第一半導體材料層（例如， Si)更小的帶隙。第二半導體材料層可以包括：鍺化硅（SiGe)層、鍺層、砷化銦（InAs)層、 銻化鎵（GaSb)層、或者銻化銦（InSb)層。第二雜質層110還可以包括高濃度第一導電類 型雜質，例如高濃度P型（即，P+型）雜質。第二雜質層110的雜質（P+)可以經由離子注 入方法來引入。可替選地，第二雜質層110可以通過沉積包含高濃度第一導電類型雜質的 第二半導體材料層來形成。第二半導體材料層可以與第一雜質層105-起構成第一結區， 例如晶體管的源極S。 在形成有第一結區（即，源極S)的半導體襯底100上形成溝道層115和第二結區 層120。溝道層115可以由第一半導體材料層形成。第二結區層120可以由包含與第一導 電類型相反的高濃度第二導電類型雜質（例如，高濃度n型（即，n+型）雜質）的第一半導 體材料層形成。第二結區層120可以通過沉積第一半導體材料并且注入高濃度n型雜質來 形成。可替選地，第二結區層120可以通過沉積包含高濃度n型雜質的第一半導體材料層 本文檔來自技高網...
【技術保護點】
一種隧穿晶體管，包括：半導體襯底，其具有形成在上部區域中的源極，并且包括第一半導體材料層；柱體，其形成在所述半導體襯底上，并且具有順序層疊的溝道層和漏極；柵極，其形成為包圍所述柱體；以及第二半導體材料層，其形成在所述源極和所述溝道層之間，所述第二半導體材料層具有與所述源極相同的導電類型，并且具有比所述第一半導體材料層更低的帶隙，其中，所述源極和所述漏極具有彼此相反的導電類型。
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：樸南均，
申請(專利權)人：愛思開海力士有限公司，
類型：發明
國別省市：韓國;KR
還沒有人留言評論。發表了對其他瀏覽者有用的留言會獲得科技券。