一種鎖存器電路制造技術(shù)

本發(fā)明專利技術(shù)實施例公開了鎖存器電路，其中的一種鎖存器電路至少可包括：輸入級，至少用于接收時鐘信號和數(shù)據(jù)控制信號；放大級，耦接于所述輸入級，由電源電壓和接地電壓供電，用于根據(jù)所述時鐘信號和所述數(shù)據(jù)控制信號輸出數(shù)據(jù)值；以及時鐘門控電路，耦接于所述放大級，用于當(dāng)所述時鐘信號具有狀態(tài)轉(zhuǎn)變時，斷開所述電源電壓和所述接地電壓之間的路徑。實時本發(fā)明專利技術(shù)實施例可減少電源電壓與接地電壓之間的短路電流和/或改善鎖存器后續(xù)的DAC電路的線性度。

【技術(shù)實現(xiàn)步驟摘要】
本申請要求申請日為2015年05月14日，申請?zhí)枮?2/161,601的美國臨時申請的優(yōu)先權(quán)，該美國臨時申請的全部內(nèi)容均包含在本申請中。
本專利技術(shù)涉及集成電路領(lǐng)域，尤其涉及一種鎖存器電路。
技術(shù)介紹
在傳統(tǒng)的數(shù)字-模擬轉(zhuǎn)換器(Digital-to-Analog Converter，DAC)鎖存器電路中，當(dāng)所述鎖存器電路輸出另一個數(shù)據(jù)值(例如，輸出數(shù)據(jù)從“0”變?yōu)椤?”)給所述DAC，在電源電壓(supply voltage)和接地電壓(ground voltage)之間會產(chǎn)生瞬態(tài)短路電流(short-circuit current)。而該短路電流可能在電源線上引起依賴數(shù)據(jù)的波紋(ripple)，并且電源電壓的依賴數(shù)據(jù)的波紋可能對傳感器電路，例如，所述DAC中的開關(guān)，造成重大影響，這些影響可表現(xiàn)為使所期望的信號帶寬的信號噪聲比(Signal-to-Noise Ratio，SNR)和總諧波失真(Total Harmonic Distortion，THD)降低。
技術(shù)實現(xiàn)思路
本專利技術(shù)提供鎖存器電路，以減少電源電壓與接地電壓之間的短路電流和/或改善鎖存器后續(xù)的DAC電路的線性度。本專利技術(shù)提供的一種鎖存器電路至少可包括：輸入級，至少用于接收時鐘信號和數(shù)據(jù)控制信號；放大級，耦接于所述輸入級，由電源電壓和接地電壓供電，用于根據(jù)所述時鐘信號和所述數(shù)據(jù)控制信號輸出數(shù)據(jù)值；以及時鐘門控電路，耦接于所述放大級，用于當(dāng)所述時鐘信號具有狀態(tài)轉(zhuǎn)變時，斷開所述電源電壓和所述接地電壓之間的路徑。本專利技術(shù)提供的另一種鎖存器電路至少可包括：輸入級，至少用于接收時鐘信號和數(shù)據(jù)控制信號；放大級，耦接于所述輸入級，由電源電壓和接地電壓供電，用于根據(jù)所述時鐘信號和所述數(shù)據(jù)控制信號輸出數(shù)據(jù)值和相應(yīng)的反向數(shù)據(jù)值；以及交叉點控制電路，耦接于所述輸入級和所述放大級，用于當(dāng)所述數(shù)據(jù)
值轉(zhuǎn)變時，控制所述數(shù)據(jù)值和所述相應(yīng)的反向數(shù)據(jù)值的交叉點。在本專利技術(shù)的實施例中，鎖存器電路包括時鐘門控電路和/或交叉點控制電路，以減少電源電壓與接地電壓之間的短路電流和/或改善鎖存器后續(xù)的DAC電路的線性度。【附圖說明】圖1依據(jù)本專利技術(shù)的一個實施例示出了模擬-數(shù)字轉(zhuǎn)換器(Analog-to-Digital Converter，ADC)的示意圖。圖2依據(jù)本專利技術(shù)的一個實施例示出了DAC鎖存器中的鎖存器電路和DAC中的電流DAC單元。圖3依據(jù)本專利技術(shù)的一個實施例示出了鎖存器電路的詳細結(jié)構(gòu)。圖4依據(jù)本專利技術(shù)的一個實施例示出了預(yù)先存儲了數(shù)據(jù)值Q＝“0”和反向數(shù)據(jù)值QB＝“1”，且數(shù)據(jù)控制信號S從低電壓上升為高電壓的鎖存器電路。圖5示出了當(dāng)數(shù)據(jù)值和反向數(shù)據(jù)值用于驅(qū)動DAC的P型開關(guān)時，所述數(shù)據(jù)值和所述反向數(shù)據(jù)值的交叉點小于中間電壓。圖6示出了當(dāng)數(shù)據(jù)值和反向數(shù)據(jù)值用于驅(qū)動DAC的N型開關(guān)時，所述數(shù)據(jù)值和所述反向數(shù)據(jù)值的交叉點大于中間電壓。【具體實施方式】在說明書及權(quán)利要求當(dāng)中使用了某些詞匯來指稱特定的組件。本領(lǐng)域技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權(quán)利要求并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準(zhǔn)則。在通篇說明書及權(quán)利要求當(dāng)中所提及的“包含”及“包括”為一開放式的用語，故應(yīng)解釋成“包含但不限定于”。“大體上”是指在可接受的誤差范圍內(nèi)，本領(lǐng)域技術(shù)人員能夠在一定誤差范圍內(nèi)解決所述技術(shù)問題，基本達到所述技術(shù)效果。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電性連接于該第二裝置，或通過其它裝置或連接手段間接地電性連接至該第二裝置。以下所述為實施本專利技術(shù)的較佳方式，目的在于說明本專利技術(shù)的精神而非用以限定本專利技術(shù)的保護范圍，本專利技術(shù)的保護范圍當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。請參考圖1，其依據(jù)本專利技術(shù)的一個實施例示出了模擬-數(shù)字轉(zhuǎn)換器
(Analog-to-Digital Converter，ADC)100的示意圖。在該實施例中，ADC 100為連續(xù)時間delta-sigma調(diào)制器類型的ADC。如圖1所示，ADC 100包括第一加法電路110、回路濾波器120、提取電路130、第二加法電路140、量化器150、相位延遲/調(diào)整電路160、動態(tài)元件匹配(Dynamic Element Matching，DEM)電路170、數(shù)字-模擬轉(zhuǎn)換器(DAC)鎖存器180以及數(shù)字-模擬轉(zhuǎn)換器(DAC)190。在該實施例中，回路濾波器120包括多個串聯(lián)連接的放大級，其中，每一個放大級可通過積分器(integrator)實施。在ADC 100的操作中，第一加法電路110接收輸入信號Vi(t)和反饋信號VFB，并通過從輸入信號Vi(t)中減去反饋信號VFB來產(chǎn)生殘留信號(residual signal)VR。接著，回路濾波器120對所述殘留信號VR進行濾波；與此同時，提取電路130從所述多個放大級中的至少一級提取電流，并將所述提取的電流前饋給后續(xù)放大級中的其中一個，在本實施例中，所述提取電流被前饋給最后一級放大級的一個輸出節(jié)點。第二加法電路140將所述提取電流和回路濾波器120的輸出電流進行合并，以產(chǎn)生濾波后的殘留信號。量化器150基于所述濾波后的殘留信號產(chǎn)生數(shù)字輸出Dout。接著，所述數(shù)字輸出Dout由相位延遲/調(diào)節(jié)電路160、動態(tài)元件匹配電路170以及DAC鎖存器電路180進行處理，DAC190對DAC鎖存器電路180輸出的信號進行數(shù)字-模擬轉(zhuǎn)換操作，以產(chǎn)生反饋信號VFB給第一加法電路110。本專利技術(shù)的一個特點為對DAC鎖存器180進行設(shè)計，以減少短路電流的影響，以便改善DAC 190的線性度。因此，后續(xù)的描述將省略其他的元件。請參考圖2，其依據(jù)本專利技術(shù)的一個實施例示出了DAC鎖存器180中的鎖存器電路和DAC 190中的電流DAC單元。如圖2所示，動態(tài)元件匹配電路170產(chǎn)生15個數(shù)據(jù)控制信號，其中，每一個所述數(shù)據(jù)控制信號輸入至DAC鎖存器180的鎖存器電路210和220。接著，鎖存器電路210根據(jù)時鐘信號CK和接收的數(shù)據(jù)控制信號輸出數(shù)據(jù)值Q和它的反向(inverted)數(shù)據(jù)值QB給P型(P-type)開關(guān)PSW1和PSW2，鎖存器電路220根據(jù)時鐘信號CK和接收的數(shù)據(jù)控制信號輸出數(shù)據(jù)值Q和它的反向數(shù)據(jù)值QB給N型(N-type)開關(guān)NSW1和NSW2，以便輸出信號給端子T1和T2，其中，輸出至端子T1和T2的信號形成反饋信號VFB的一部分，如圖所示，開關(guān)PSW1和PSW2和開關(guān)NSW1和NSW2通過電流源I_DAC1從電源獲取電流，以及通過I_DAC2將電流傳輸?shù)降亍D3依據(jù)本專利技術(shù)的一個實施例示出了鎖存器電路300的詳細結(jié)構(gòu)。其中，該鎖存器電路300可為圖2中所示出的鎖存器電路210或220。如圖3所示，鎖存器電
路300包括輸入級310、放大級、時鐘門控電路320以及交叉點控制電路330。輸入級310包括耦接于第二輸出端N2和接地電壓GND之間共源共柵(cascode)連接的第一輸入N通道金屬氧化物半導(dǎo)體(N-channel Metal Oxide Semiconductor，NMOS)ML1和第二輸入NMOS ML2，其中，數(shù)據(jù)控制信本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種鎖存器電路，其特征在于，包括：輸入級，至少用于接收時鐘信號和數(shù)據(jù)控制信號；放大級，耦接于所述輸入級，由電源電壓和接地電壓供電，用于根據(jù)所述時鐘信號和所述數(shù)據(jù)控制信號輸出數(shù)據(jù)值；以及時鐘門控電路，耦接于所述放大級，用于當(dāng)所述時鐘信號具有狀態(tài)轉(zhuǎn)變時，斷開所述電源電壓和所述接地電壓之間的路徑。

【技術(shù)特征摘要】
2015.05.14 US 62/161,601;2016.02.16 US 15/044,1141.一種鎖存器電路，其特征在于，包括：輸入級，至少用于接收時鐘信號和數(shù)據(jù)控制信號；放大級，耦接于所述輸入級，由電源電壓和接地電壓供電，用于根據(jù)所述時鐘信號和所述數(shù)據(jù)控制信號輸出數(shù)據(jù)值；以及時鐘門控電路，耦接于所述放大級，用于當(dāng)所述時鐘信號具有狀態(tài)轉(zhuǎn)變時，斷開所述電源電壓和所述接地電壓之間的路徑。2.如權(quán)利要求1所述的鎖存器電路，其特征在于，所述時鐘門控電路用于當(dāng)所述時鐘信號具有狀態(tài)轉(zhuǎn)變時，斷開所述電源電壓和所述接地電壓之間的路徑來避免流經(jīng)所述電源電壓、所述放大級、所述輸入級以及所述接地電壓的短路電流。3.如權(quán)利要求1所述的鎖存器電路，其特征在于，所述時鐘門控電路包括由所述時鐘信號控制的多個開關(guān)。4.如權(quán)利要求1所述的鎖存器電路，其特征在于，所述放大級包括：第一N通道金屬氧化物半導(dǎo)體和第二N通道金屬氧化物半導(dǎo)體，其中，所述第一N通道金屬氧化物半導(dǎo)體的源極和所述第二N通道金屬氧化物半導(dǎo)體的源極耦接于所述接地電壓；第一P通道金屬氧化物半導(dǎo)體和第二P通道金屬氧化物半導(dǎo)體，其中，所述所述第一P通道金屬氧化物半導(dǎo)體的源極和所述第二P通道金屬氧化物半導(dǎo)體的源極耦接于所述電源電壓；以及包括第一輸出端和第二輸出端的差分輸出端，其中，所述第一輸出端耦接于所述第一N通道金屬氧化物半導(dǎo)體的柵極和所述第一P通道金屬氧化物半導(dǎo)體的柵極，所述第二輸出端耦接于所述第二N通道金屬氧化物半導(dǎo)體的柵極和所述第二P通道金屬氧化物半導(dǎo)體的柵極；其中，所述時鐘門控電路用于將所述第一輸出端耦接至所述第二N通道金屬氧化物半導(dǎo)體的漏極和所述第二P通道金屬氧化物半導(dǎo)體的漏極，或者，用于將所述第二輸出端耦接至所述第一N通道金屬氧化物半導(dǎo)體的漏極和所述第一P通道金屬氧化物半導(dǎo)體的漏極。5.如權(quán)利要求4所述的鎖存器電路，其特征在于，所述時鐘門控電路包括多個開關(guān)，所述多個開關(guān)中的至少一部分耦接于所述第一P通道金屬氧化物半導(dǎo)體和所述第二輸出端之間，以及耦接于所述第二P通道金屬氧化物半導(dǎo)體和
\t所述第一輸出端之間，所述多個開關(guān)中的該至少一部分由所述時鐘信號控制。6.如權(quán)利要求5所述的鎖存器電路，其特征在于，所述多個開關(guān)中的另一部分耦接于所述第一N通道金屬氧化物半導(dǎo)體和所述第二輸出端之間，以及耦接于所述第二N通道金屬氧化物半導(dǎo)體和所述第一輸出端之間，所述多個開關(guān)中該另一部分由所述時鐘信號的反向信號控制。7.如權(quán)利要求5所述的鎖存器電路，其特征在于，所述輸入級包括：耦接在所述第二輸出端和所述接地電壓之間且共源共柵連接的第一輸入N通道金屬氧化物半導(dǎo)體和第二輸入N通道金屬氧化物半導(dǎo)體，其中，所述第一輸入N通道金屬氧化物半導(dǎo)體和所述第二輸入N通道金屬氧化物半導(dǎo)體分別由所述數(shù)據(jù)控制信號和所述時鐘信號控制；以及耦接在所述第一輸出端和所述接地電壓之間且共源共柵連接的第三輸入N通道金屬氧化物半導(dǎo)體和第四輸入N通道金屬氧化物半導(dǎo)體，其中，所述第三輸入N通道金屬氧化物半導(dǎo)體和所述第四輸入N通道金屬氧化物半導(dǎo)體分別由所述數(shù)據(jù)控制信號的反向信號和所述時鐘信號控制。8.如權(quán)利要求7所述的鎖存器電路，其特征在于，當(dāng)所述時鐘信號從低電壓轉(zhuǎn)變?yōu)楦唠妷簳r，所述至少一部分開關(guān)在所述第一輸入N通道金屬氧化物半導(dǎo)體接通之前斷開。9.如權(quán)利要求1所述的鎖存器電路，其特征在于，所述放大級用于根據(jù)所述時鐘信號和所述數(shù)據(jù)控制信號輸出所述數(shù)據(jù)值和相應(yīng)的反向數(shù)據(jù)值，所述鎖存器還包括：交叉點控制電路，耦接于所述放大級和所述輸入級，用于控制所述數(shù)據(jù)值和所述相應(yīng)的反向數(shù)據(jù)值的交叉點，以使所述交叉點在所述數(shù)據(jù)值轉(zhuǎn)變時不位于中間電壓。10.如權(quán)利要求9所述的鎖存器電路，其特征在于，所述交叉點控制電路中的至少一個晶體管的尺寸與所述輸入級中的至少一個晶體管的尺寸不同。11.如權(quán)利要求9所述的鎖存器電路，其特征在于，所述輸入級包括：耦接在所述第二輸出端和所述接地電壓之間且共源共柵連接的第一輸入N通道金屬氧化物半導(dǎo)體和第二輸入N通道金屬氧化物半導(dǎo)體，其中，所述第一輸入N通道金屬氧化物半導(dǎo)體和所述第二輸入N通道金屬氧化物半導(dǎo)體分別由所述數(shù)據(jù)控制信號和所述時鐘信號控制；以及耦接在所述第一輸出端和所述接地電壓之間且共...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：何丞諺，林育信，
申請(專利權(quán))人：聯(lián)發(fā)科技股份有限公司，
類型：發(fā)明
國別省市：中國臺灣;71