用于防止存儲(chǔ)器件的氧化物損害和殘留物污染的方法技術(shù)

本發(fā)明專(zhuān)利技術(shù)涉及一種形成集成電路的方法。在一些實(shí)施例中，通過(guò)下列步驟來(lái)執(zhí)行該方法：在襯底上方圖案化第一掩蔽層，以在存儲(chǔ)器單元區(qū)域處具有多個(gè)第一開(kāi)口，并且在邊界區(qū)域處具有多個(gè)第二開(kāi)口。在多個(gè)第一開(kāi)口內(nèi)形成多個(gè)第一介電體，并且在多個(gè)第二開(kāi)口內(nèi)形成多個(gè)第二介電體。在第一掩蔽層以及多個(gè)第一介電體和多個(gè)第二介電體上方形成第二掩蔽層。去除位于存儲(chǔ)器單元區(qū)域處的第一和第二掩蔽層，并且形成第一導(dǎo)電層，以填充多個(gè)第一介電體之間的凹槽。平坦化工藝降低了第一導(dǎo)電層的高度，并且去除了邊界區(qū)域上方的第一導(dǎo)電層。本發(fā)明專(zhuān)利技術(shù)涉及用于防止存儲(chǔ)器件的氧化物損害和殘留物污染的方法。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專(zhuān)利技術(shù)涉及用于防止存儲(chǔ)器件的氧化物損害和殘留物污染的方法。
技術(shù)介紹
閃速存儲(chǔ)器是可以對(duì)其進(jìn)行電擦除和重編程的電子非易失性計(jì)算機(jī)存儲(chǔ)介質(zhì)。為了存儲(chǔ)信息，閃速存儲(chǔ)器包括可尋址的存儲(chǔ)器單元的陣列，每個(gè)存儲(chǔ)器單元都包括具有設(shè)置在襯底上方的浮置柵極的晶體管，該襯底與浮置柵極由絕緣介電層分離。由于芯片組件上的尺寸的按比例縮小(即，減小)，所以器件“縮小”允許工程師將更多的組件和更多對(duì)應(yīng)的功能集成在更新一代的IC上。在最近的技術(shù)節(jié)點(diǎn)中，也允許閃速存儲(chǔ)器嵌在具有邏輯器件的集成芯片上。
技術(shù)實(shí)現(xiàn)思路
為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，根據(jù)本專(zhuān)利技術(shù)的一個(gè)方面，提供了一種形成集成電路(IC)的方法，所述方法包括：在半導(dǎo)體襯底上方圖案化第一掩蔽層，所述第一掩蔽層包括位于存儲(chǔ)器單元區(qū)域處的多個(gè)第一開(kāi)口和位于邊界區(qū)域處的多個(gè)第二開(kāi)口；在所述多個(gè)第一開(kāi)口內(nèi)形成多個(gè)第一介電體，并且在所述多個(gè)第二開(kāi)口內(nèi)形成多個(gè)第二介電體，其中，所述多個(gè)第一介電體和所述多個(gè)第二介電體延伸至所述半導(dǎo)體襯底內(nèi)；在所述第一掩蔽層以及所述多個(gè)第一介電體和所述多個(gè)第二介電體上方形成第二掩蔽層；去除位于所述存儲(chǔ)器單元區(qū)域處的所述第一掩蔽層和所述第二掩蔽層；形成第一導(dǎo)電層，所述第一導(dǎo)電層具有所述存儲(chǔ)器單元區(qū)域處的第一部分和位于所述存儲(chǔ)器單元區(qū)域外部的第二部分，所述第一部分填充所述多個(gè)第一介電體之間的凹槽，并且所述第二部分在所述第二掩蔽層上方延伸；以及實(shí)施平坦化，以降低所述第一部分的高度并且去除所述第一導(dǎo)電層的所述第二部分。在上述方法中，還包括：形成控制柵極和浮置柵極，形成所述控制柵極和所述浮置柵極包括：在所述第一導(dǎo)電層和所述第二掩蔽層上方形成電荷捕獲層和第二導(dǎo)電層；以及圖案化所述第二導(dǎo)電層、所述電荷捕獲層以及所述第一掩蔽層和所述第二掩蔽層，以形成所述控制柵極和所述浮置柵極。在上述方法中，還包括：將所述多個(gè)第二介電體的高度降低至與所述半導(dǎo)體襯底的上表面基本共面的位置處。在上述方法中，還包括：在所述存儲(chǔ)器單元區(qū)域處形成的多個(gè)閃速存儲(chǔ)器單元和通過(guò)所述邊界區(qū)域與所述存儲(chǔ)器單元區(qū)域間隔開(kāi)的邏輯電路，其中，在邏輯電路中形成多個(gè)第三介電體，所述邏輯電路的上表面與所述多個(gè)第二介電體和所述半導(dǎo)體襯底的上表面基本共面。在上述方法中，還包括：在所述多個(gè)第二介電體和所述多個(gè)第三介電體的外圍形成凹槽環(huán)，其中，所述凹槽環(huán)導(dǎo)致所述多個(gè)第二介電體和所述多個(gè)第三介電體的外圍被凹進(jìn)為低于所述多個(gè)第二介電體和所述多個(gè)第三介電體的中心。在上述方法中，所述多個(gè)第一介電體延伸至所述半導(dǎo)體襯底內(nèi)的第一深度，并且所述多個(gè)第二介電體延伸至所述半導(dǎo)體襯底內(nèi)的第二深度，其中，所述第二深度大于所述第一深度。在上述方法中，所述多個(gè)第二開(kāi)口的寬度大于所述多個(gè)第一開(kāi)口的寬度。在上述方法中，通過(guò)化學(xué)機(jī)械拋光(CMP)工藝來(lái)平坦化所述第一導(dǎo)電層；以及其中，所述平坦化導(dǎo)致所述第一導(dǎo)電層的高度從所述存儲(chǔ)器單元區(qū)域的中心至邊界增加。在上述方法中，所述多個(gè)第一介電體從所述襯底延伸出至上表面，所述上表面高于所述多個(gè)第二介電體的上表面。根據(jù)本專(zhuān)利技術(shù)的另一方面，還提供了一種形成用于嵌入式閃速存儲(chǔ)器件的集成電路(IC)的方法，包括：提供具有設(shè)置在存儲(chǔ)器單元區(qū)域處的多個(gè)第一介電體和設(shè)置在所述存儲(chǔ)器單元區(qū)域周?chē)倪吔鐓^(qū)域處的多個(gè)第二介電體的半導(dǎo)體襯底，其中，第一掩蔽層設(shè)置在相鄰的多個(gè)第一介電體和多個(gè)第二介電體之間的凹槽內(nèi)的所述半導(dǎo)體襯底上方，其中，所述第一掩蔽層的上表面與所述介電體的上表面基本共面；在所述第一掩蔽層和所述介電體上方形成第二掩蔽層；圖案化所述第一掩蔽層和所述第二掩蔽層，以從所述存儲(chǔ)器單元區(qū)域中去除所述第一掩蔽層和所述第二掩蔽層，并且保持所述邊界區(qū)域中的所述第一掩蔽層和所述第二掩蔽層；形成第一導(dǎo)電層，所述第一導(dǎo)電層具有第一部分和第二部分，所述第一部分填充所述多個(gè)第一介電體之間的暴露的凹槽，并且所述第二部分在所述第一掩蔽層和所述第二掩蔽層上方延伸；實(shí)施平坦化，以降低所述第一部分的高度并且去除所述第一導(dǎo)電層的所述第二部分；在所述第一導(dǎo)電層以及所述第一掩蔽層和所述第二掩蔽層上方形成第二介電層和第二導(dǎo)電層；以及實(shí)施蝕刻以去除位于所述存儲(chǔ)器單元區(qū)域外部的所述第二導(dǎo)電層、所述第二介電層以及所述第一掩蔽層和所述第二掩蔽層的部分，并且將所述多個(gè)第二介電體的高度降低至所述半導(dǎo)體襯底的上表面。在上述方法中，在所述平坦化之后，所述第一導(dǎo)電層的第一部分的高度從所述存儲(chǔ)器單元區(qū)域的外圍至中心逐漸減小。在上述方法中，還包括：在所述存儲(chǔ)器單元區(qū)域處形成多個(gè)閃速存儲(chǔ)器單元，其中，所述第一導(dǎo)電層用作浮置柵極前體，并且所述第二導(dǎo)電層用作控制柵極前體。在上述方法中，所述提供具有設(shè)置在存儲(chǔ)器單元區(qū)域處的多個(gè)第一介電體和設(shè)置在所述存儲(chǔ)器單元區(qū)域周?chē)倪吔鐓^(qū)域處的多個(gè)第二介電體的半導(dǎo)體襯底的步驟包括：在所述半導(dǎo)體襯底上方圖案化所述第一掩蔽層，其中，在所述存儲(chǔ)器單元區(qū)域上方形成多個(gè)第一開(kāi)口，并且在所述存儲(chǔ)器單元區(qū)域周?chē)倪吔鐓^(qū)域上方形成多個(gè)第二開(kāi)口；在所述半導(dǎo)體襯底內(nèi)實(shí)施各向異性蝕刻，以在所述多個(gè)第一開(kāi)口下方形成多個(gè)第一溝槽和在所述多個(gè)第二開(kāi)口下方形成多個(gè)第二溝槽；將介電材料填充至所述多個(gè)第一溝槽和所述多個(gè)第二溝槽內(nèi)，所述介電材料延伸在所述第一掩蔽層上方；以及實(shí)施平坦化，以將所述介電材料的高度降低至所述第一掩蔽層的上表面。在上述方法中，圖案化所述第一掩蔽層和所述第二掩蔽層，以去除位于所述存儲(chǔ)器單元區(qū)域處的所述第一掩蔽層和所述第二掩蔽層的第一部分，并且保持包括位于所述邊界區(qū)域處的第二部分的所述第一掩蔽層和所述第二掩蔽層的剩余部分，包括：形成光刻膠層，以覆蓋所述第二掩蔽層的位于所述存儲(chǔ)器單元區(qū)域外部的部分；實(shí)施濕蝕刻，以去除所述第一掩蔽層和所述第二掩蔽層的未被覆蓋的第一部分；以及去除所述光刻膠層。在上述方法中，所述實(shí)施蝕刻以去除位于所述存儲(chǔ)器單元區(qū)域外部的所述第二導(dǎo)電層、所述第二介電層以及第一掩蔽層和所述第二掩蔽層的部分，并且將所述多個(gè)第二介電體的高度降低至所述半導(dǎo)體襯底的上表面的步驟，包括：實(shí)施干蝕刻，以去除所述位于所述存儲(chǔ)器單元區(qū)域外部的所述第二導(dǎo)電層、所述第二介電層和所述第二掩蔽層的部分；以及實(shí)施濕蝕刻，以去除所述第一掩蔽層和未被覆蓋的柵極氧化物層，并且將所述多個(gè)第二介電體的高度降低至所述半導(dǎo)體襯底的上表面。根據(jù)本專(zhuān)利技術(shù)的又本文檔來(lái)自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種形成集成電路(IC)的方法，所述方法包括：在半導(dǎo)體襯底上方圖案化第一掩蔽層，所述第一掩蔽層包括位于存儲(chǔ)器單元區(qū)域處的多個(gè)第一開(kāi)口和位于邊界區(qū)域處的多個(gè)第二開(kāi)口；在所述多個(gè)第一開(kāi)口內(nèi)形成多個(gè)第一介電體，并且在所述多個(gè)第二開(kāi)口內(nèi)形成多個(gè)第二介電體，其中，所述多個(gè)第一介電體和所述多個(gè)第二介電體延伸至所述半導(dǎo)體襯底內(nèi)；在所述第一掩蔽層以及所述多個(gè)第一介電體和所述多個(gè)第二介電體上方形成第二掩蔽層；去除位于所述存儲(chǔ)器單元區(qū)域處的所述第一掩蔽層和所述第二掩蔽層；形成第一導(dǎo)電層，所述第一導(dǎo)電層具有所述存儲(chǔ)器單元區(qū)域處的第一部分和位于所述存儲(chǔ)器單元區(qū)域外部的第二部分，所述第一部分填充所述多個(gè)第一介電體之間的凹槽，并且所述第二部分在所述第二掩蔽層上方延伸；以及實(shí)施平坦化，以降低所述第一部分的高度并且去除所述第一導(dǎo)電層的所述第二部分。

【技術(shù)特征摘要】
2014.12.23 US 14/580,5051.一種形成集成電路(IC)的方法，所述方法包括：
在半導(dǎo)體襯底上方圖案化第一掩蔽層，所述第一掩蔽層包括位于存儲(chǔ)
器單元區(qū)域處的多個(gè)第一開(kāi)口和位于邊界區(qū)域處的多個(gè)第二開(kāi)口；
在所述多個(gè)第一開(kāi)口內(nèi)形成多個(gè)第一介電體，并且在所述多個(gè)第二開(kāi)
口內(nèi)形成多個(gè)第二介電體，其中，所述多個(gè)第一介電體和所述多個(gè)第二介
電體延伸至所述半導(dǎo)體襯底內(nèi)；
在所述第一掩蔽層以及所述多個(gè)第一介電體和所述多個(gè)第二介電體上
方形成第二掩蔽層；
去除位于所述存儲(chǔ)器單元區(qū)域處的所述第一掩蔽層和所述第二掩蔽
層；
形成第一導(dǎo)電層，所述第一導(dǎo)電層具有所述存儲(chǔ)器單元區(qū)域處的第一
部分和位于所述存儲(chǔ)器單元區(qū)域外部的第二部分，所述第一部分填充所述
多個(gè)第一介電體之間的凹槽，并且所述第二部分在所述第二掩蔽層上方延
伸；以及
實(shí)施平坦化，以降低所述第一部分的高度并且去除所述第一導(dǎo)電層的
所述第二部分。
2.根據(jù)權(quán)利要求1所述的方法，還包括：形成控制柵極和浮置柵極，
形成所述控制柵極和所述浮置柵極包括：
在所述第一導(dǎo)電層和所述第二掩蔽層上方形成電荷捕獲層和第二導(dǎo)電
層；以及
圖案化所述第二導(dǎo)電層、所述電荷捕獲層以及所述第一掩蔽層和所述
第二掩蔽層，以形成所述控制柵極和所述浮置柵極。
3.根據(jù)權(quán)利要求1所述的方法，還包括：
將所述多個(gè)第二介電體的高度降低至與所述半導(dǎo)體襯底的上表面基本
共面的位置處。
4.根據(jù)權(quán)利要求1所述的方法，還包括：
在所述存儲(chǔ)器單元區(qū)域處形成的多個(gè)閃速存儲(chǔ)器單元和通過(guò)所述邊界

\t區(qū)域與所述存儲(chǔ)器單元區(qū)域間隔開(kāi)的邏輯電路，其中，在邏輯電路中形成
多個(gè)第三介電體，所述邏輯電路的上表面與所述多個(gè)第二介電體和所述半
導(dǎo)體襯底的上表面基本共面。
5.根據(jù)權(quán)利要求4所述的方法，還包括：
在所述多個(gè)第二介電體和所述多個(gè)第三介電體的外圍形成凹槽環(huán)，其
中，所述凹槽環(huán)導(dǎo)致所述多個(gè)第二介電體和所述多個(gè)第三介電體的外圍被
凹進(jìn)為低于所述多個(gè)第二介電體和所述多個(gè)第三介電體的中心。
6.根據(jù)權(quán)利要求1所述的方法，
其中，所述多個(gè)第一介電體延伸至所述半導(dǎo)體襯底內(nèi)的第一深度...

【專(zhuān)利技術(shù)屬性】
技術(shù)研發(fā)人員：吳常明，莊學(xué)理，劉世昌，
申請(qǐng)(專(zhuān)利權(quán))人：臺(tái)灣積體電路制造股份有限公司，
類(lèi)型：發(fā)明
國(guó)別省市：中國(guó)臺(tái)灣;71