芯片休眠控制方法及裝置制造方法及圖紙

本公開涉及一種芯片休眠控制方法及裝置，所述方法包括：獲取所述芯片的數據傳輸接口停止數據傳輸的時長；判斷所述時長是否滿足預設條件；當所述時長滿足所述預設條件時，獲取所述數據傳輸接口停止數據傳輸時刻與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況，所述真正休眠為休眠時長超過預設閾值的休眠；根據所述數據傳輸情況和預設歷史休眠數據，確定是否控制所述芯片進入休眠。本公開根據歷史休眠情況，以及數據傳輸量、數據傳輸次數和數據傳輸時間，確定對芯片的休眠進行控制，提高芯片的有效休眠率。

Chip sleep control method and device

The invention relates to a chip dormancy control method and device, the method comprises: acquiring the data transmission interface chip to stop data transmission time; judging whether the time meets the preset conditions; when the length meets the preset conditions, access to the data transmission interface for data transmission time with the chip on a real data transmission time between the end of dormancy, the true dormancy is longer than the preset threshold of dormancy dormancy; according to the data transmission and the preset history of dormant data, determine whether the control of the chip into hibernation. According to the history sleep condition, the data transmission quantity, the data transmission times and the data transmission time, the control of the chip dormancy is determined, and the effective sleep rate of the chip is improved.

【技術實現步驟摘要】
芯片休眠控制方法及裝置
本公開涉及芯片控制
，具體地，涉及一種芯片休眠控制方法及裝置。
技術介紹
在電子設備中，各芯片通過數據傳輸接口與處理器連接，以進行數據讀寫。芯片為了降低功耗，在數據傳輸接口進入空閑，無數據傳輸的情況下，會進入休眠模式，對一些模塊進行下電。但是，在芯片進入休眠模式時，可能立刻又有新的數據讀寫，此時芯片又要重新對已經下電的模塊進行上電。這種情況下，不僅影響芯片的響應速度，且由于反復上電導致的功耗損失更大。相關技術中，除了上述無條件休眠外，還有一種休眠方案，即當數據傳輸接口進入空閑模式時，等待一段時間。如果這段時間內仍然沒有數據讀寫，則芯片進行休眠。但是這種休眠方案，等待時間不好定義，且確定了等待時間后，每次都要進行等待，同樣影響芯片的響應速度。
技術實現思路
本公開提供一種芯片休眠控制方法及裝置，以解決相關技術中存在的問題。第一方面，本公開提供一種芯片休眠控制方法，所述方法包括：獲取所述芯片的數據傳輸接口停止數據傳輸的時長；判斷所述時長是否滿足預設條件；當所述時長滿足所述預設條件時，獲取所述數據傳輸接口停止數據傳輸時刻與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況，所述真正休眠為休眠時長超過預設閾值的休眠；根據所述數據傳輸情況和預設歷史休眠數據，確定是否控制所述芯片進入休眠。在一個實施例中，所述預設條件包括：所述時長大于或等于預設時間長度。在一個實施例中，所述數據傳輸情況至少包括以下其中之一：數據傳輸次數，數據傳輸量，以及數據傳輸時間。在一個實施例中，所述方法還包括：當所述芯片休眠結束時，記錄休眠結束時刻起，所述數據傳輸接口每次開始傳輸數據的時刻和停止傳輸數據的時刻。在一個實施例中，獲取所述數據傳輸接口停止數據傳輸時刻距離與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況的步驟包括：獲取所述芯片上一次真正休眠結束時刻與所述數據傳輸接口停止數據傳輸時刻之間，每次開始傳輸數據的時刻和停止傳輸數據的時刻；根據所述每次開始傳輸數據的時刻和停止傳輸數據的時刻，獲取每次數據傳輸的時長和數據傳輸次數；根據所述每次數據傳輸的時長，以及所述數據傳輸接口的傳輸速率，獲取每次傳輸的數據量；根據所述每次數據傳輸的時長、每次傳輸的數據量和數據傳輸次數，獲取所述數據傳輸接口停止數據傳輸時刻距離與所述芯片上一次真正休眠結束時刻之間的數據傳輸量和數據傳輸時間。在一個實施例中，所述預設歷史休眠數據至少包括以下其中之一：每兩次真正休眠之間的數據傳輸量與休眠概率的對應關系，每兩次真正休眠之間的數據傳輸次數與休眠概率的對應關系，以及每兩次真正休眠之間的數據傳輸時長與休眠概率的對應關系；根據所述數據傳輸情況和預設歷史休眠數據，確定是否控制所述芯片進入休眠的步驟包括：根據所述數據傳輸情況中的數據傳輸次數、數據傳輸量和數據傳輸時間中的任一者或多者，從所述預設歷史休眠數據中獲取所述芯片進入休眠的概率；當所述芯片進入休眠的概率滿足預設概率時，控制所述芯片進入休眠。在一個實施例中，所述方法還包括：當控制所述芯片進入休眠且所述芯片的休眠時長超過所述預設閾值時，將休眠信息增加到所述預設歷史休眠數據中，所述休眠信息包括：停止數據傳輸的時刻、所述數據傳輸情況。第二方面，本公開實施例提供一種芯片休眠控制裝置，所述裝置包括：時長獲取模塊，被配置為獲取所述芯片的數據傳輸接口停止數據傳輸的時長；判斷模塊，被配置為判斷所述時長是否滿足預設條件；數據傳輸情況獲取模塊，被配置為在所述時長滿足所述預設條件時，獲取所述數據傳輸接口停止數據傳輸時刻與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況，所述真正休眠為休眠時長超過預設閾值的休眠；休眠確定模塊，被配置為根據所述數據傳輸情況和預設歷史休眠數據，確定是否控制所述芯片進入休眠。在一個實施例中，所述裝置還包括：記錄模塊，被配置為在所述芯片休眠結束時，記錄休眠結束時刻起，所述數據傳輸接口每次開始傳輸數據的時刻和停止傳輸數據的時刻。在一個實施例中，數據傳輸情況獲取模塊包括：第一獲取子模塊，被配置為獲取所述芯片上一次真正休眠結束時刻與所述數據傳輸接口停止數據傳輸時刻之間，每次開始傳輸數據的時刻和停止傳輸數據的時刻；第二獲取子模塊，被配置為根據所述每次開始傳輸數據的時刻和停止傳輸數據的時刻，獲取每次數據傳輸的時長和數據傳輸次數；第三獲取子模塊，被配置為根據所述每次數據傳輸的時長，以及所述數據傳輸接口的傳輸速率，獲取每次傳輸的數據量；第四獲取子模塊，被配置為根據所述每次數據傳輸的時長、每次傳輸的數據量和數據傳輸次數，獲取所述數據傳輸接口停止數據傳輸時刻距離與所述芯片上一次真正休眠結束時刻之間的數據傳輸量和數據傳輸時間。在一個實施例中，所述休眠確定模塊包括：概率獲取子模塊，被配置為根據所述數據傳輸情況中的數據傳輸次數、數據傳輸量和數據傳輸時間中的任一者或多者，從所述預設歷史休眠數據中獲取所述芯片進入休眠的概率；休眠控制子模塊，被配置為在所述芯片進入休眠的概率滿足預設概率時，控制所述芯片進入休眠。在一個實施例中，所述裝置還包括：休眠信息記錄模塊，被配置為在控制所述芯片進入休眠且所述芯片的休眠時長超過所述預設閾值時，將休眠信息增加到所述預設歷史休眠數據中，所述休眠信息包括：停止數據傳輸的時刻、所述數據傳輸情況。第三方面，提供一種芯片休眠控制裝置，包括：處理器；用于存儲處理器可執行指令的存儲單元；其中，所述處理器被配置為，獲取所述芯片的數據傳輸接口停止數據傳輸的時長；判斷所述時長是否滿足預設條件；當所述時長滿足所述預設條件時，獲取所述數據傳輸接口停止數據傳輸時刻與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況，所述真正休眠為休眠時長超過預設閾值的休眠；根據所述數據傳輸情況和預設歷史休眠數據，確定是否控制所述芯片進入休眠。通過上述技術方案，當數據傳輸接口停止數據傳輸時，根據歷史休眠情況，以及數據傳輸量、數據傳輸次數和數據傳輸時間，控制芯片的休眠，提高芯片的有效休眠率，達到休眠控制準確率高，延遲小的目的；且可使得對芯片休眠的控制，更加精確，降低芯片休眠時長過短，而出現反復休眠和上電，帶來功耗損失。本公開的其他特征和優點將在隨后的具體實施方式部分予以詳細說明。附圖說明附圖是用來提供對本公開的進一步理解，并且構成說明書的一部分，與下面的具體實施方式一起用于解釋本公開，但并不構成對本公開的限制。在附圖中：圖1是本公開實施例的芯片與處理器的連接示意圖；圖2是本公開一實施例的芯片休眠方法的流程示意圖；圖3是本公開一實施例的數據傳輸接口的工作時序示意圖；圖4是本公開一實施例獲取數據傳輸情況的流程示意圖；圖5是本公開一實施例的數據傳輸接口從上一次真正休眠結束時刻到當前停止數據傳輸時刻之間的數據傳輸量情況示意圖；圖6是本公開的一實施例的確定芯片是否休眠的流程示意圖；圖7是本公開實施例還提供一種芯片休眠控制裝置的框圖。具體實施方式以下結合附圖對本公開的具體實施方式進行詳細說明。應當理解的是，此處所描述的具體實施方式僅用于說明和解釋本公開，并不用于限制本公開。參見圖1，為本公開實施例的芯片與處理器的連接示意圖。芯片100通過數據傳輸接口101(例如，高速數據接口)與處理器200或主機(host)連接，以進行數據的傳輸。在一個實施本文檔來自技高網...

【技術保護點】
一種芯片休眠控制方法，其特征在于，所述方法包括：獲取所述芯片的數據傳輸接口停止數據傳輸的時長；判斷所述時長是否滿足預設條件；當所述時長滿足所述預設條件時，獲取所述數據傳輸接口停止數據傳輸時刻與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況，所述真正休眠為休眠時長超過預設閾值的休眠；根據所述數據傳輸情況和預設歷史休眠數據，確定是否控制所述芯片進入休眠。

【技術特征摘要】
1.一種芯片休眠控制方法，其特征在于，所述方法包括：獲取所述芯片的數據傳輸接口停止數據傳輸的時長；判斷所述時長是否滿足預設條件；當所述時長滿足所述預設條件時，獲取所述數據傳輸接口停止數據傳輸時刻與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況，所述真正休眠為休眠時長超過預設閾值的休眠；根據所述數據傳輸情況和預設歷史休眠數據，確定是否控制所述芯片進入休眠。2.根據權利要求1所述的方法，其特征在于，所述預設條件包括：所述時長大于或等于預設時間長度。3.根據權利要求1所述的方法，其特征在于，所述數據傳輸情況至少包括以下其中之一：數據傳輸次數，數據傳輸量，以及數據傳輸時間。4.根據權利要求3所述的方法，其特征在于，所述方法還包括：當所述芯片休眠結束時，記錄休眠結束時刻起，所述數據傳輸接口每次開始傳輸數據的時刻和停止傳輸數據的時刻。5.根據權利要求4所述的方法，其特征在于，獲取所述數據傳輸接口停止數據傳輸時刻距離與所述芯片上一次真正休眠結束時刻之間的數據傳輸情況的步驟包括：獲取所述芯片上一次真正休眠結束時刻與所述數據傳輸接口停止數據傳輸時刻之間，每次開始傳輸數據的時刻和停止傳輸數據的時刻；根據所述每次開始傳輸數據的時刻和停止傳輸數據的時刻，獲取每次數據傳輸的時長和數據傳輸次數；根據所述每次數據傳輸的時長，以及所述數據傳輸接口的傳輸速率，獲取每次傳輸的數據量；根據所述每次數據傳輸的時長、每次傳輸的數據量和數據傳輸次數，獲取所述數據傳輸接口停止數據傳輸時刻距離與所述芯片上一次真正休眠結束時刻之間的數據傳輸量和數據傳輸時間。6.根據權利要求3所述的方法，其特征在于，所述預設歷史休眠數據至少包括以下其中之一：每兩次真正休眠之間的數據傳輸量與休眠概率的對應關系，每兩次真正休眠之間的數據傳輸次數與休眠概率的對應關系，以及每兩次真正休眠之間的數據傳輸時長與...

【專利技術屬性】
技術研發人員：安之平，
申請(專利權)人：北京聯想核芯科技有限公司，
類型：發明
國別省市：北京,11