脈沖生成單元、陣列基板、顯示裝置、驅動電路和方法制造方法及圖紙

本發明專利技術實施例提供了一種脈沖生成單元、陣列基板、顯示裝置、驅動電路和方法，涉及顯示技術領域，能夠在一定程度上解決像素電極充電不足的問題，從而改善顯示效果。脈沖生成單元包括：復位模塊，用于響應于第一輸入端的低電平使脈沖輸出端輸出低電平，復位模塊還用于響應于第二輸入端的低電平和第三輸入端的低電平使脈沖輸出端輸出低電平；脈沖生成模塊，用于響應于第一輸入端的高電平、第二輸入端的高電平和第三輸入端的低電平使脈沖輸出端輸出高電平，脈沖生成模塊還用于響應于第一輸入端的高電平、第二輸入端的低電平和第三輸入端的高電平使脈沖輸出端輸出高電平。本方案主要用于液晶顯示裝置。

Pulse generating unit, array substrate, display device, driving circuit and method

The embodiment of the invention provides a pulse generating unit, array substrate, display device, drive circuit and method, relates to the field of display technology, can solve the problem of insufficient charging of the pixel electrode to a certain extent, so as to improve the display effect. The pulse generating unit includes a reset module, for low level in response to the first input terminal of the pulse output low, reset module is also used for low level in response to the second input terminal of the low level and a third input terminal of the pulse output low; pulse generating module for high level and low level input second in response to the first input terminal of the high level and a third input terminal of the pulse output high level pulse generating module is used for high level and high level second inputs in response to the first input terminal of the low level and a third input terminal of the pulse output high level. The scheme is mainly used for liquid crystal display device.

【技術實現步驟摘要】
脈沖生成單元、陣列基板、顯示裝置、驅動電路和方法
本專利技術涉及顯示
，尤其涉及一種脈沖生成單元、陣列基板、顯示裝置、驅動電路和方法。
技術介紹
液晶顯示裝置包括由多條數據線和多條柵線交叉限定的多個子像素單元，多個子像素單元呈矩陣分布，每個子像素單元包括像素電極和薄膜晶體管，薄膜晶體管的源極連接于數據線，薄膜晶體管的漏極連接于像素電極，薄膜晶體管的柵極連接于柵線，柵線連接于柵極驅動電路，柵極驅動電路通過柵線控制薄膜晶體管的導通和截止，當薄膜晶體管導通時，數據線通過該薄膜晶體管給相應的像素電極提供數據電壓，以對該像素電極進行充電。在顯示過程中，對于每個子像素單元，其第N幀和第N+1時對應的數據電壓的極性相反，例如，如圖1所示，圖1為現有技術中一子像素單元在第N幀和第N+1幀時的時序示意圖，VGate為該子像素單元對應的柵線電壓值，VData為該子像素單元對應的數據線電壓值，VPixel為該子像素單元對應的像素電極電壓值，柵線電壓值VGate為高電平時該子像素單元對應的薄膜晶體管導通，此時子像素單元處于充電時間，在第N幀時，數據線電壓值VGate在充電時間Tc內為正值，在充電時間Tc內，像素電極電壓值VPixel逐漸升高，直到達到數據線電壓值VData，然后像素電極電壓值VPixel保持該電壓值直到下一次充電，在第N+1幀，由于像素極性反轉，數據線電壓值VDate為負值，在充電時間Tc內，像素電極電壓值VPixel從上一幀的正值逐漸降低，直到達到數據線電壓值VDate。然而，隨著分辨率的不斷提升，薄膜晶體管的導通時間越來越短，可能導致在薄膜晶體管的導通時間內像素電極電壓無法達到所需要的數據電壓，即容易產生像素電極充電不足的問題，對顯示效果造成不良影響。
技術實現思路
有鑒于此，本專利技術實施例提供了一種脈沖生成單元、陣列基板、顯示裝置、驅動電路和方法，能夠在一定程度上解決像素電極充電不足的問題，從而改善顯示效果。一方面，提供一種脈沖生成單元，包括：第一輸入端、第二輸入端、第三輸入端和脈沖輸出端；復位模塊，用于響應于所述第一輸入端的低電平使所述脈沖輸出端輸出低電平，所述復位模塊還用于響應于所述第二輸入端的低電平和所述第三輸入端的低電平使所述脈沖輸出端輸出低電平；脈沖生成模塊，用于響應于所述第一輸入端的高電平、所述第二輸入端的高電平和所述第三輸入端的低電平使所述脈沖輸出端輸出高電平，所述脈沖生成模塊還用于響應于所述第一輸入端的高電平、所述第二輸入端的低電平和所述第三輸入端的高電平使所述脈沖輸出端輸出高電平。另一方面，提供一種柵極驅動電路，包括：第一時鐘信號端、第二時鐘信號端、脈沖生成單元和級聯的多級移位寄存器；每級所述移位寄存器包括移位輸入端、輸出端、第一信號端、第二信號端和級聯信號端；奇數級所述移位寄存器的第一信號端連接于所述第一時鐘信號端，奇數級所述移位寄存器的第二信號端連接于所述第二時鐘信號端；偶數級所述移位寄存器的第一信號端連接于所述第二時鐘信號端，偶數級所述移位寄存器的第二信號端連接于所述第一時鐘信號端；除第一級和第n級移位寄存器外，每級所述移位寄存器的移位輸入端連接于上一級所述移位寄存器的級聯信號端，所述n為大于2的整數；所述脈沖生成單元包括：第一輸入端、第二輸入端、第三輸入端和脈沖輸出端；復位模塊，用于響應于所述第一輸入端的低電平使所述脈沖輸出端輸出低電平，所述復位模塊還用于響應于所述第二輸入端的低電平和所述第三輸入端的低電平使所述脈沖輸出端輸出低電平；脈沖生成模塊，用于響應于所述第一輸入端的高電平、所述第二輸入端的高電平和所述第三輸入端的低電平使所述脈沖輸出端輸出高電平，所述脈沖生成模塊還用于響應于所述第一輸入端的高電平、所述第二輸入端的低電平和所述第三輸入端的高電平使所述脈沖輸出端輸出高電平；所述第二輸入端連接于第h級所述移位寄存器的級聯信號端，所述h為小于n-1的正整數，所述第三輸入端連接于第n-1級所述移位寄存器的級聯信號端，所述脈沖輸出端連接于第n級所述移位寄存器的移位輸入端，當所述n為奇數時，所述第一輸入端連接于所述第一時鐘信號端，當所述n為偶數時，所述第一輸入端連接于所述第二時鐘信號端。另一方面，提供一種陣列基板，包括上述的柵極驅動電路。另一方面，提供一種顯示裝置，包括上述的陣列基板。另一方面，提供一種驅動方法，用于上述的柵極驅動電路，所述方法包括：當第i級移位寄存器輸出高電平時，第i+j級移位寄存器輸出高電平；當n為偶數，且h為奇數時，i的取值為h+1、h+2、h+3、…、m1，m1為大于n的整數；當n為偶數，且h為偶數時，i的取值為h、h+1、h+2、…、m2，m2為大于n的整數；當n為奇數，且h為奇數時，i取值為h、h+1、h+2…、m3，m3為大于n的整數；當n為奇數，且h為偶數時，i取值為h-1、h、h+1…、m4，m4為大于n的整數；j為大于或等于2的整數。本專利技術實施例中的脈沖生成單元、陣列基板、顯示裝置、驅動電路和方法，能夠使第i行像素電極進行充電的同時，使第i+j行像素電極進行預充電，即使第i+j行像素電極在預充電時間時使用第i行像素電極電壓進行充電，之后在第i+j行像素電極的充電時間使用第i+j行像素電極電壓進行充電，j為大于或等于2的整數，與現有技術相比，增加了像素電極的充電時間，在一定程度上解決了像素電極充電不足的問題，從而改善了顯示效果。另外，在現有技術的預充電方式中，后一行的預充電時間小于前一行的充電時間，因此前一行的像素電極電壓被拉低后被拉回至數據線電壓值的時間較短，容易導致像素電極充電不足的問題，而本專利技術實施例中，并不是在前一行的像素電極充電時對后一行的像素電極進行預充電，而是在第i行像素電極充電時，對第i+j行像素電極進行預充電，因此可以設置為第i+j行像素電極的預充電時間等于第i行像素電極的充電時間，在第i行像素電極進行充電的開始時刻，第i+j行像素電極同時進行預充電，因此，第i行像素電極和第i+j行像素電極同時從一種極性反轉至另外一種極性，不會存在現有技術中在預充電時間內，兩個像素電極的極性會相互影響的情況，因此不容易出現像素電極充電不足的問題。即，本專利技術實施例中的脈沖生成單元、陣列基板、顯示裝置、驅動電路和方法不管是對于行反轉方式、列反轉方式還是點反轉方式都能增加像素電極的充電時間。【附圖說明】為了更清楚地說明本專利技術實施例的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其它的附圖。圖1為現有技術中一種子像素單元在第N幀和第N+1幀時的時序示意圖；圖2為現有技術中位于同一列且相鄰的兩個子像素單元在第N幀和第N+1幀時的時序示意圖；圖3為本專利技術實施例中一種脈沖生成單元的結構框圖；圖4為本專利技術實施例中一種柵極驅動電路的電路示意圖；圖5為本專利技術實施例中另一種柵極驅動電路的電路示意圖；圖6為圖4的柵極驅動電路中各端的信號時序圖；圖7為圖4的第一級移位寄存器中各端的信號時序圖；圖8為圖4的第二級移位寄存器中各端的信號時序圖；圖9為圖4的第三極移位寄存器中各端的信號時序圖；圖10為圖4的第四級移位本文檔來自技高網...

【技術保護點】
一種脈沖生成單元，其特征在于，包括：第一輸入端、第二輸入端、第三輸入端和脈沖輸出端；復位模塊，用于響應于所述第一輸入端的低電平使所述脈沖輸出端輸出低電平，所述復位模塊還用于響應于所述第二輸入端的低電平和所述第三輸入端的低電平使所述脈沖輸出端輸出低電平；脈沖生成模塊，用于響應于所述第一輸入端的高電平、所述第二輸入端的高電平和所述第三輸入端的低電平使所述脈沖輸出端輸出高電平，所述脈沖生成模塊還用于響應于所述第一輸入端的高電平、所述第二輸入端的低電平和所述第三輸入端的高電平使所述脈沖輸出端輸出高電平。

【技術特征摘要】
1.一種脈沖生成單元，其特征在于，包括：第一輸入端、第二輸入端、第三輸入端和脈沖輸出端；復位模塊，用于響應于所述第一輸入端的低電平使所述脈沖輸出端輸出低電平，所述復位模塊還用于響應于所述第二輸入端的低電平和所述第三輸入端的低電平使所述脈沖輸出端輸出低電平；脈沖生成模塊，用于響應于所述第一輸入端的高電平、所述第二輸入端的高電平和所述第三輸入端的低電平使所述脈沖輸出端輸出高電平，所述脈沖生成模塊還用于響應于所述第一輸入端的高電平、所述第二輸入端的低電平和所述第三輸入端的高電平使所述脈沖輸出端輸出高電平。2.根據權利要求1所述的脈沖生成單元，其特征在于，還包括高電平端、低電平端和第一反相器；所述復位模塊包括：第一晶體管，其控制端連接于所述第一輸入端，其第一端連接于高電平端，其第二端連接于第一節點；第二晶體管，其控制端連接于所述第二輸入端，其第一端連接于高電平端；第三晶體管，其控制端連接于所述第三輸入端，其第一端連接于所述第二晶體管的第二端，其第二端連接于所述第一節點；所述脈沖生成模塊包括：第四晶體管，其控制端連接于所述第一輸入端，其第一端連接于第二節點，其第二端連接于所述第一節點；第五晶體管，其控制端連接于所述第二輸入端，其第一端連接于低電平端，其第二端連接于所述第二節點；第六晶體管，其控制端連接于所述第三輸入端，其第一端連接于低電平端，其第二端連接于所述第二節點；所述第一反相器的輸入端連接于所述第一節點，所述第一反相器的輸出端連接于所述脈沖輸出端；所述第一晶體管、所述第二晶體管和所述第三晶體管為P型晶體管，所述第四晶體管、所述第五晶體管和所述第六晶體管為N型晶體管。3.根據權利要求2所述的脈沖生成單元，其特征在于，所述第一反相器包括：第七晶體管，其控制端連接于所述第一節點，其第一端連接于高電平端，其第二端連接于所述脈沖輸出端；第八晶體管，其控制端連接于所述第一節點，其第一端連接于低電平端，其第二端連接于所述脈沖輸出端；所述第七晶體管為P型晶體管，所述第八晶體管為N型晶體管。4.一種柵極驅動電路，其特征在于，包括：第一時鐘信號端、第二時鐘信號端、脈沖生成單元和級聯的多級移位寄存器；每級所述移位寄存器包括移位輸入端、輸出端、第一信號端、第二信號端和級聯信號端；奇數級所述移位寄存器的第一信號端連接于所述第一時鐘信號端，奇數級所述移位寄存器的第二信號端連接于所述第二時鐘信號端；偶數級所述移位寄存器的第一信號端連接于所述第二時鐘信號端，偶數級所述移位寄存器的第二信號端連接于所述第一時鐘信號端；除第一級和第n級移位寄存器外，每級所述移位寄存器的移位輸入端連接于上一級所述移位寄存器的級聯信號端，所述n為大于2的整數；所述脈沖生成單元包括：第一輸入端、第二輸入端、第三輸入端和脈沖輸出端；復位模塊，用于響應于所述第一輸入端的低電平使所述脈沖輸出端輸出低電平，所述復位模塊還用于響應于所述第二輸入端的低電平和所述第三輸入端的低電平使所述脈沖輸出端輸出低電平；脈沖生成模塊，用于響應于所述第一輸入端的高電平、所述第二輸入端的高電平和所述第三輸入端的低電平使所述脈沖輸出端輸出高電平，所述脈沖生成模塊還用于響應于所述第一輸入端的高電平、所述第二輸入端的低電平和所述第三輸入端的高電平使所述脈沖輸出端輸出高電平；所述第二輸入端連接于第h級所述移位寄存器的級聯信號端，所述h為小于n-1的正整數，所述第三輸入端連接于第n-1級所述移位寄存器的級聯信號端，所述脈沖輸出端連接于第n級所述移位寄存器的移位輸入端，當所述n為奇數時，所述第一輸入端連接于所述第一時鐘信號端，當所述n為偶數時，所述第一輸入端連接于所述第二時鐘信號端。5.根據權利要求4所述的柵極驅動電路，其特征在于，所述脈沖生成單元還包括高電平端、低電平端和第一反相器；所述復位模塊包括：第一晶體管，其控制端連接于所述第一輸入端，其第一端連接于高電平端，其第二端連接于第一節點；第二晶體管，其控制端連接于所述第二輸入端，其第一端連接于高電平端；第三晶體管，其控制端連接于所述第三輸入端，其第一端連接于所述第二晶體管的第二端，其第二端連接于所述第一節點；所述脈沖生成模塊包括：第四晶體管，其控制端連接于所述第一輸入端，其第一端連接于第二節點，其第二端連接于所述第一節點；第五晶體管，其控制端連接于所述第二輸入端，其第一...

【專利技術屬性】
技術研發人員：黃強燦，彭濤，
申請(專利權)人：廈門天馬微電子有限公司，
類型：發明
國別省市：福建,35