一種集成肖特基的MOSFET制造技術

本發明專利技術涉及功率半導體領域，特別涉及一種集成肖特基的MOSFET，包括MOSFET區域以及兩個MOSFET區域之間的肖特基區域，所述肖特基區域的N型漂移區上表面中形成兩個不連續的第二溝槽，所述兩個第二溝槽內、所述第二溝槽上以及兩個第二溝槽之間沉積陽極金屬，所述陽極金屬與所述MOSFET區域的源電極電性連接，所述第二溝槽與其相鄰的MOSFET區域的P型摻雜區接觸，并且所述第二溝槽深度不大于所述MOSFET區域的P型摻雜區的深度，本發明專利技術減小了被集成的肖特基二極管的反向漏電流及其所占芯片的面積。

A MOSFET integrated with Schottky

The invention relates to the field of power semiconductor, particularly relates to an integrated MOSFET Schottky, including the Schottky area between the MOSFET region and two MOSFET regions, formed two discontinuous second grooves in the drift region of the Schottky region of N, between the two and second groove and the second groove. Two and second trench deposition of metal, the metal anode and the MOSFET region of the source electrode is electrically connected, MOSFET region of the second trench adjacent P doped contact zone, and the second groove depth is not greater than P type doped region of the MOSFET region is the depth of the invention reduce the reverse Schottky diode integrated leakage current and occupied chip area.

【技術實現步驟摘要】
一種集成肖特基的MOSFET
本專利技術涉及功率半導體領域，特別涉及一種集成肖特基的MOSFET。技術背景功率金屬氧化物半導體場效應晶體管(簡稱功率MOSFET)固有一個與其并聯的寄生二極管，寄生二極管的陽極與MOSFET的體區以及源極相連，陰極與MOSFET的漏極相連，因此功率MOSFET常常被用來續流或者鉗制電壓。這種寄生二極管與普通二極管一樣，由少子參與導電，因此有反向恢復時間，從而降低開關速度、增加開關損耗。肖特基二極管具有較低的正向二極管電壓降等優勢，通常與MOSFET器件并聯，以改善器件開關動作的二極管恢復時間，可抑制器件運行時非開關部分的功率損耗。但是肖特基二極管通常具有很高的反向偏置漏電流，對器件的性能產生不良的影響，同時，現有技術在MOSFET器件中集成肖特基二極管，通常需要較大的芯片面積。
技術實現思路
本專利技術的目的是提供一種集成肖特基的MOSFET，減小被集成的肖特基二極管的反向漏電流及其所占芯片的面積。為實現上述目的，本專利技術采用如下技術方案：一種集成肖特基的MOSFET，包括：MOSFET區域以及兩個MOSFET區域之間的肖特基區域，所述MOSFET區域包括自下而上依次層疊的漏電極，N型重摻雜區，N型漂移區，P型摻雜區、N型摻雜區、源電極以及貫穿N型摻雜區和P型摻雜區延伸至N型漂移區內的第一溝槽，所述第一溝槽內填充導電多晶硅，并且所述第一溝槽側壁以及底部形成柵絕緣層，所述導電多晶硅與源電極間被絕緣介質隔開，相鄰兩個所述MOSFET區域之間形成肖特基區域，所述肖特基區域的N型漂移區上表面與所述MOSFET區域的N型摻雜區上表面在同一平面，并且所述所述肖特基區域的N型漂移區上表面中形成兩個不連續的第二溝槽，所述第二溝槽溝槽側壁的長度大于溝槽口的寬度，所述兩個第二溝槽內、所述第二溝槽上以及兩個第二溝槽之間沉積陽極金屬，所述陽極金屬與所述MOSFET區域的源電極電性連接，所述第二溝槽與其相鄰的MOSFET區域的P型摻雜區接觸，并且所述第二溝槽深度不大于所述MOSFET區域的P型摻雜區的深度。優選地，所述MOSFET區域的P型摻雜區與相鄰的肖特基區域的所述第二溝槽接觸處形成P型重摻雜區。優選地，所述MOSFET區域的P型摻雜區延伸至相鄰的肖特基區域的所述第二溝槽底部。優選地，所述MOSFET區域的P型摻雜區包圍相鄰的肖特基區域的所述第二溝槽整個底部。優選地，所述肖特基區域的兩個第二溝槽之間形成P型保護區。優選地，所述第二溝槽為斜溝槽。優選地，所述MOSFET區域的源電極與所述肖特基區域的陽極金屬接觸相連。優選地，所述MOSFET區域的源電極與所述肖特基區域的陽極金屬材料相同。相對于現有技術，本專利技術具有以下有益效果：本專利技術集成肖特基的MOSFET，在相鄰兩個MOSFET區域之間形成的肖特基區域里包括兩個不連續的第二溝槽，所述兩個第二溝槽內、所述第二溝槽上以及兩個第二溝槽之間沉積陽極金屬，所述陽極金屬與肖特基區域的N型漂移區形成肖特基接觸，所以第二溝槽的形成增加了肖特基接觸的面積，降低了器件的正向導通電壓，反過來，若在同等的正向導通電壓的要求下，本專利技術肖特基區域占據更小的芯片面積。同時，本專利技術所述肖特基區域的第二溝槽與其相鄰的MOSFET區域的P型摻雜區接觸，即P型摻雜區與陽極金屬接觸，而陽極金屬與源電極電性連接，所以一方面P型摻雜區實現作為寄生二極管的陽極區的作用，另一方面，肖特基區域的第二溝槽與其相鄰的MOSFET區域的P型摻雜區接觸，即肖特基區域的肖特基二極管與MOSFET區域的寄生二極管相連，當MOSFET區域的漏電極電壓大于源電極電壓(即肖特基區域的陰極電壓大于陽極電壓)時，肖特基二極管與MOSFET區域的寄生二極管反向偏置，所述肖特基區域的第二溝槽深度不大于所述MOSFET區域的P型摻雜區的深度，MOSFET區域的寄生二極管的PN結反向偏置耗盡對與其相連的肖特結二極管起到保護作用，減小肖特基二極管的反向漏電流。附圖說明圖1為第一實施例結構示意圖；圖2為第二實施例結構示意圖；圖3為第三實施例結構示意圖。具體實施方式下面結合附圖以及實施例對本專利技術進行介紹，實施例僅用于對本專利技術進行解釋，并不對本專利技術有任何限定作用。第一實施例如圖1所示，本實施例集成肖特基的MOSFET，包括：MOSFET區域100以及兩個MOSFET區域100之間的肖特基區域200，所述MOSFET區域100包括自下而上依次層疊的漏電極10，N型重摻雜區20，N型漂移區30，P型摻雜區40、N型摻雜區50、源電極60以及貫穿N型摻雜區50和P型摻雜區60延伸至N型漂移區30內的第一溝槽70，所述第一溝槽70內填充導電多晶硅71，并且所述第一溝槽70側壁以及底部形成柵絕緣層72，所述導電多晶硅71與源電極60間被絕緣介質73隔開，相鄰兩個所述MOSFET區域100之間形成肖特基區域200，所述肖特基區域200的N型漂移區30上表面與所述MOSFET區域100的N型摻雜區50上表面在同一平面，并且所述肖特基區域200的N型漂移區30上表面中形成兩個不連續的第二溝槽80，所述第二溝槽80溝槽側壁的長度大于溝槽口的寬度，所述兩個第二溝槽80內、所述第二溝槽80上以及兩個第二溝槽80之間沉積陽極金屬81，所述陽極金屬81與所述MOSFET區域100的源電極60電性連接，所述第二溝槽80與其相鄰的MOSFET區域100的P型摻雜區40接觸，并且所述第二溝槽80深度不大于所述MOSFET區域100的P型摻雜區40的深度。本實施例集成肖特基的MOSFET，在相鄰兩個MOSFET區域100之間形成的肖特基區域200里包括兩個不連續的第二溝槽80，所述兩個第二溝槽80內、所述第二溝槽80上以及兩個第二溝槽80之間沉積陽極金屬81，所述陽極金屬81與肖特基區域200的N型漂移區30形成肖特基接觸，所以第二溝槽80的形成增加了肖特基接觸的面積，降低了器件的正向導通電壓，反過來，若在同等的正向導通電壓的要求下，本專利技術肖特基區域占據更小的芯片面積。述第二溝槽80溝槽側壁的長度大于溝槽口的寬度，加強了第二溝槽80的形成增加了肖特基接觸的面積的確定性。同時，本實施例所述肖特基區域200的第二溝槽80與其相鄰的MOSFET區域的P型摻雜區40接觸，即P型摻雜區40與陽極金屬81接觸，而陽極金屬81與源電極60電性連接，所以一方面P型摻雜區40實現作為寄生二極管的陽極區的作用，另一方面，肖特基區域200的第二溝槽80與其相鄰的MOSFET區域100的P型摻雜區40接觸，即肖特基區域200的肖特基二極管與MOSFET區域100的寄生二極管相連，當MOSFET區域100的漏電極10電壓大于源電極60電壓(即肖特基區域200的陰極電壓大于陽極電壓)時，肖特基二極管與MOSFET區域100的寄生二極管反向偏置，所述肖特基區域200的第二溝槽80深度不大于所述MOSFET區域100的P型摻雜區40的深度，MOSFET區域100的寄生二極管的PN結反向偏置耗盡對與其相連的肖特結二極管起到保護作用，減小肖特基二極管的反向漏電流。本實施例所述MOSFET區域100的源電極60可通過與所述肖特基區域200的陽極金屬81接觸相連實現電性連接，所述MOSFET區域1本文檔來自技高網...

【技術保護點】
一種集成肖特基的MOSFET，包括：MOSFET區域以及兩個MOSFET區域之間的肖特基區域，所述MOSFET區域包括自下而上依次層疊的漏電極，N型重摻雜區，N型漂移區，P型摻雜區、N型摻雜區、源電極以及貫穿N型摻雜區和P型摻雜區延伸至N型漂移區內的第一溝槽，所述第一溝槽內填充導電多晶硅，并且所述第一溝槽側壁以及底部形成柵絕緣層，所述導電多晶硅與源電極間被絕緣介質隔開，其特征在于：相鄰兩個所述MOSFET區域之間形成肖特基區域，所述肖特基區域的N型漂移區上表面與所述MOSFET區域的N型摻雜區上表面在同一平面，并且所述所述肖特基區域的N型漂移區上表面中形成兩個不連續的第二溝槽，所述第二溝槽溝槽側壁的長度大于溝槽口的寬度，所述兩個第二溝槽內、所述第二溝槽上以及兩個第二溝槽之間沉積陽極金屬，所述陽極金屬與所述MOSFET區域的源電極電性連接，所述第二溝槽與其相鄰的MOSFET區域的P型摻雜區接觸，并且所述第二溝槽深度不大于所述MOSFET區域的P型摻雜區的深度。

【技術特征摘要】
1.一種集成肖特基的MOSFET，包括：MOSFET區域以及兩個MOSFET區域之間的肖特基區域，所述MOSFET區域包括自下而上依次層疊的漏電極，N型重摻雜區，N型漂移區，P型摻雜區、N型摻雜區、源電極以及貫穿N型摻雜區和P型摻雜區延伸至N型漂移區內的第一溝槽，所述第一溝槽內填充導電多晶硅，并且所述第一溝槽側壁以及底部形成柵絕緣層，所述導電多晶硅與源電極間被絕緣介質隔開，其特征在于：相鄰兩個所述MOSFET區域之間形成肖特基區域，所述肖特基區域的N型漂移區上表面與所述MOSFET區域的N型摻雜區上表面在同一平面，并且所述所述肖特基區域的N型漂移區上表面中形成兩個不連續的第二溝槽，所述第二溝槽溝槽側壁的長度大于溝槽口的寬度，所述兩個第二溝槽內、所述第二溝槽上以及兩個第二溝槽之間沉積陽極金屬，所述陽極金屬與所述MOSFET區域的源電極電性連接，所述第二溝槽與其相鄰的MOSFET區域的P型摻雜區接觸，并且所述第二溝槽深度不大于所述MOSFET區域的P型摻雜區的深度...

【專利技術屬性】
技術研發人員：李風浪，
申請(專利權)人：東莞市聯洲知識產權運營管理有限公司，
類型：發明
國別省市：廣東,44