半導體器件制造技術

本發明專利技術提供一種半導體器件。其中通過自對準硅化工藝形成金屬硅化物層的半導體器件在可靠性上得到改善。通過根據局部反應方法的自對準硅化物工藝，在柵電極、n

semiconductor device

The present invention provides a semiconductor device. The semiconductor device formed by the self aligned silicide process to improve the metal silicide layer is improved in reliability. By self aligned silicide process according to local reaction method, the gate electrode, n

【技術實現步驟摘要】
半導體器件本申請是申請日為2011年11月18日、申請號為201110379402.3、題為“半導體器件及其制造方法”的專利技術專利申請的分案申請。相關申請的交叉引用這里通過參考引入2010年11月19日提交的日本專利申請No.2010-259022的全部公開內容，包括說明書、附圖和摘要。
本專利技術涉及一種半導體器件及其制造方法，具體來說，涉及一種在應用于制造具有金屬硅化物層的半導體元件時有效的技術。
技術介紹
隨著半導體器件的集成度的增加，已經根據縮放規則縮小了場效應晶體管(MISFET：金屬絕緣體半導體場效應晶體管)。然而，柵電極以及源極/漏極區域的電阻增加，導致以下問題：即使當場效應晶體管縮小時，也不能獲得高速操作。為了解決這一問題，開發了Salicide(SelfAlignedSilicide，自對準硅化物)技術，其中在形成柵電極的導電膜和形成源極/漏極區域的半導體區域中的每個的表面之上通過自對準形成低電阻的金屬硅化物層諸如硅化鎳層或硅化鈷層，由此減少柵電極和源極/漏極區域的電阻。在日本未審專利公開No.2010-114449(專利文獻1)中，公開了以下內容：在半導體襯底的主表面之上形成即使在高溫下也保持相穩定性和膜穩定性且包含NiSi(鎳單硅化物：nickelmonosilicide)的硅化物層。還公開了上述硅化物層包含例如Pt(鉑)等。[現有技術文獻][專利文獻][專利文獻1]日本未審專利公開No.2010-114449[專利文獻2]日本未審專利公開No.2002-141504
技術實現思路
隨著半導體器件尺寸縮小，需要減少在場效應晶體管的源/漏區域和柵電極中的每個的上表面之上形成的硅化物層的膜厚度。然而，當硅化物層的厚度減少時，硅化物層物理上是不穩定的且在半導體襯底中異常地生長。結果，在柵電極之下的半導體襯底中，形成了主要包含NiSi2的硅化物層。在這種情況下，由于結泄漏電流引起的泄漏問題可能增加，由此降低半導體器件的可靠性，因此，難以減少硅化物層的膜厚度。近年來，在用于形成硅化物層的自對準硅化物工藝中，使形成在半導體襯底之上的金屬膜與柵電極、源極區域、漏極區域的一部分反應來形成硅化物層。因而，采用以下方法是常用的手段：其中通過兩個分開的步驟來執行退火處理(熱處理)。在這種情況下，在作為第二熱處理的第二退火處理中，半導體襯底在比作為第一熱處理的第一退火處理更高的溫度下加熱。然而，當在約500℃至600℃的高溫下執行第二熱處理以形成極薄的硅化物層(具有例如不超過14nm的膜厚度)時，由于熱處理的極高溫度所以難以抑制硅化物層的異常生長。另一方面，當使用燈型或導熱型退火裝置等來執行第二熱處理時，難以形成具有均勻膜厚度的硅化物層。因此，當不能精確地控制硅化物層的膜厚度且在硅化物層中出現晶體(晶粒)的異常生長等時，泄漏電流容易在半導體襯底和硅化物層之間流動，等等，導致硅化物層的降低的結泄漏特性的問題。在日本未審專利公開No.2002-141504[專利文獻2]中，公開了使用例如微波退火工藝在不超過850℃的溫度下執行熱處理不超過60秒的時間段，以便形成硅化物層。另外，描述了：通過在形成硅化物層的步驟中使用例如微波退火工藝等來執行第一熱處理，隨后在與第一熱處理相同或不同的條件下執行第二熱處理，可以激活硅化物層。由此，公開了使用微波的熱處理也在第一退火中使用。然而，如果如專利文獻2中所示第一熱處理將使用微波來執行，則出現以下問題：與使用導熱型退火裝置等執行第一熱處理的情況下相比，在硅化物層中的結泄漏電流增加。本申請專利技術人發現其原因如下。即，利用微波可能偶爾難以均勻地加熱具有附接到其整個表面的純金屬的半導體襯底。如果包含例如硅的半導體襯底直接利用微波加熱，則由于后續的熱處理諸如第二熱處理或形成互連的步驟，與使用導熱型退火裝置等來加熱半導體襯底之上的金屬膜來執行第一熱處理的情況下相比，更可能出現硅化物層的異常生長。本專利技術的一個目的在于提供一種技術，用于改善具有硅化物層的半導體器件的結泄漏特性。通過本說明書和附圖中的描述，本專利技術的上述和其它目的以及新穎特征將變得明顯。以下是對本申請中公開的本專利技術的代表性實施例的概要的簡要描述。即，一種半導體器件，包括：p型半導體層，設置在半導體襯底的主表面的第一區域中；n型半導體層，設置在所述半導體襯底的所述主表面的第二區域中；第一硅化物層，形成在所述p型半導體層的上表面之上且包含Ni和Pt；以及第二硅化物層，形成在所述n型半導體層的上表面之上且包含Ni和Pt，其中，在所述第一硅化物層的底表面中的Pt的濃度比在所述第二硅化物層的底表面中的Pt的濃度高。以下是對根據本申請中公開的本專利技術的代表性實施例獲得的效果的簡要描述。根據代表性實施例，可以改善具有其中在半導體襯底的表面之上形成金屬硅化物層的元件的半導體器件的可靠性。附圖說明圖1是示出作為本專利技術實施例的半導體器件的主要部分橫截面圖；圖2(a)至圖2(d)是示出在作為本專利技術實施例的半導體器件以及作為比較示例的半導體器件的相應金屬硅化物層中的Pt濃度分布的表，其中圖2(a)是示出比較示例的n溝道MISFET的每個金屬硅化物層中的Pt濃度分布的表；圖2(b)是示出比較示例的p溝道MISFET的金屬硅化物層中的Pt濃度分布的表；圖2(c)是示出作為本專利技術實施例的n溝道MISFET的每個金屬硅化物層中的Pt濃度分布的表；以及圖2(d)是示出作為本專利技術實施例的p溝道MISFET的金屬硅化物層中的Pt濃度分布的表；圖3是在制造步驟期間作為本專利技術實施例的半導體器件的主要部分橫截面圖；圖4是在圖3的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖5是在圖4的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖6是在圖5的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖7是在圖6的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖8是在圖7的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖9是在圖8的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖10是在圖9的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖11是在圖10的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖12是在圖11的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖13是以切開關系示出本專利技術實施例中的導熱型退火裝置的一部分的平面圖；圖14是示出本專利技術實施例中的導熱型退火裝置的一部分的平面圖；圖15是沿著圖14的線A-A的橫截面圖；圖16是示出本專利技術實施例中的導熱型退火裝置的一部分的橫截面圖；圖17是示出導熱型退火裝置的橫截面圖；圖18是示出作為比較示例的批量型退火裝置的橫截面圖；圖19是示出作為另一比較示例的燈型退火裝置的橫截面圖；圖20是示出微波退火裝置的橫截面圖；圖21是在圖12的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖22是在圖21的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖23是在圖22的制造步驟之后的制造步驟期間半導體器件的主要部分橫截面圖；圖24是均示出金屬硅化物層的膜厚度與結泄漏電流之間的關系的曲線圖；圖25是均示出第二熱處理的溫度和結泄漏電本文檔來自技高網...

【技術保護點】
一種半導體器件，包括：p型半導體層，設置在半導體襯底的主表面的第一區域中；n型半導體層，設置在所述半導體襯底的所述主表面的第二區域中；第一硅化物層，形成在所述p型半導體層的上表面之上且包含Ni和Pt；以及第二硅化物層，形成在所述n型半導體層的上表面之上且包含Ni和Pt，其中，在所述第一硅化物層的底表面中的Pt的濃度比在所述第二硅化物層的底表面中的Pt的濃度高。

【技術特征摘要】
2010.11.19 JP 2010-2590221.一種半導體器件，包括：p型半導體層，設置在半導體襯底的主表面的第一區域中；n型半導體層，設置在所述半導體襯底的所述主表面的第二區域中；第一硅化物層，形成在所述p型半導體層的上表面之上且包含Ni和Pt；以及第二硅化物層，形成在所述n型半導體層的上表面之上且包含Ni和Pt，其中，在所述第一硅化物層的底表面中的Pt的濃度比在所述第二硅化物層的底表面中的Pt的濃度高。2.根據權利要求1所述的半導體器件，其中...

【專利技術屬性】
技術研發人員：山口直，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：日本,JP