半導(dǎo)體器件及其制造方法技術(shù)

本發(fā)明專利技術(shù)提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括襯底、柵極結(jié)構(gòu)、介電層、蝕刻停止層和粘合層。柵極結(jié)構(gòu)形成在襯底上方。介電層形成在柵極結(jié)構(gòu)旁邊。粘合層覆蓋柵極結(jié)構(gòu)的頂面且延伸至介電層的第一頂面。蝕刻停止層在粘合層上方且與介電層的第二頂面接觸。本發(fā)明專利技術(shù)實(shí)施例涉及半導(dǎo)體器件及其制造方法。

Semiconductor device and manufacturing method thereof

The present invention provides a semiconductor device including a substrate, a gate structure, a dielectric layer, an etch stop layer, and an adhesive layer. The gate structure is formed over the substrate. The dielectric layer is formed near the gate structure. The adhesive layer covers the top surface of the gate structure and extends to the first top surface of the dielectric layer. The etch stop layer is above the adhesive layer and contacts the second top surface of the dielectric layer. Embodiments of the present invention relate to semiconductor devices and methods of making the same.

【技術(shù)實(shí)現(xiàn)步驟摘要】
半導(dǎo)體器件及其制造方法
本專利技術(shù)實(shí)施例涉及半導(dǎo)體器件及其制造方法。
技術(shù)介紹
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了快速增長。在該發(fā)展的過程中，器件的功能密度由器件部件尺寸通常已經(jīng)增加。這種按比例縮小工藝通常通過提高生產(chǎn)效率、降低成本和/或改善性能來提供益處。這種按比例縮小工藝也增加了處理和制造IC的復(fù)雜度，并且為了要實(shí)現(xiàn)這些進(jìn)步，需要在IC制造方面中的相似的發(fā)展。隨著技術(shù)節(jié)點(diǎn)縮小，在一些IC設(shè)計(jì)中，用金屬柵電極來替換多晶硅柵電極，以提高具有減小的特征尺寸的器件性能。然而，對于金屬柵電極的技術(shù)，仍然具有相當(dāng)多的挑戰(zhàn)要應(yīng)對。
技術(shù)實(shí)現(xiàn)思路
根據(jù)本專利技術(shù)的一個實(shí)施例，提供了一種半導(dǎo)體器件，包括：柵極結(jié)構(gòu)，位于襯底上方；介電層，位于所述柵極結(jié)構(gòu)旁邊；粘合層，位于所述柵極結(jié)構(gòu)的頂面上方并且延伸至所述介電層的第一頂面；以及蝕刻停止層，位于所述粘合層上方并且與所述介電層的第二頂面接觸。根據(jù)本專利技術(shù)的另一實(shí)施例，還提供了一種半導(dǎo)體器件，包括：柵極結(jié)構(gòu)，位于襯底上方；介電層，位于所述柵極結(jié)構(gòu)旁邊；蝕刻停止層，位于所述柵極結(jié)構(gòu)和所述介電層上方；以及粘合層，位于所述柵極結(jié)構(gòu)和所述蝕刻停止層之間，其中，所述粘合層包括：位于所述柵極結(jié)構(gòu)上方的主要部分；以及與所述主要部分連接且填充至所述介電層的凹槽內(nèi)的延伸部分。根據(jù)本專利技術(shù)的又一實(shí)施例，還提供了一種半導(dǎo)體器件的制造方法，包括：在襯底上方形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)旁邊形成介電層；在所述介電層中和所述柵極結(jié)構(gòu)中形成凹槽；在所述凹槽中形成粘合層，其中，所述粘合層覆蓋所述柵極結(jié)構(gòu)的頂面和所述介電層的第一頂面；以及在所述粘合層上方和所述介電層的第二頂面上方形成蝕刻停止層。附圖說明圖1是根據(jù)本專利技術(shù)的一些實(shí)施例示出的半導(dǎo)體器件的制造方法的流程圖。圖2A至圖2G是根據(jù)本專利技術(shù)的第一實(shí)施例示出的半導(dǎo)體器件的制造方法的示意性截面圖。圖3是根據(jù)本專利技術(shù)的第二實(shí)施例的半導(dǎo)體器件的截面圖。圖4是根據(jù)本專利技術(shù)的第三實(shí)施例的半導(dǎo)體器件的截面圖。圖5是根據(jù)本專利技術(shù)的第四實(shí)施例的半導(dǎo)體器件的截面圖。具體實(shí)施方式以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實(shí)例以簡化本專利技術(shù)。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本專利技術(shù)。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本專利技術(shù)可在各個實(shí)例中重復(fù)參考標(biāo)號和/或字母。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實(shí)施例和/或配置之間的關(guān)系。而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術(shù)語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應(yīng)的解釋。圖1是根據(jù)本專利技術(shù)的一些實(shí)施例示出的半導(dǎo)體器件的制造方法的流程圖。圖2A至圖2G是根據(jù)本專利技術(shù)的第一實(shí)施例示出的半導(dǎo)體器件的制造方法的示意性截面圖。同時(shí)參照圖1和圖2A，在步驟S001中，提供襯底100。在一些實(shí)施例中，襯底100是由硅或其他半導(dǎo)體材料制成的。可選地或附加地，襯底100包括其它元素半導(dǎo)體材料，諸如鍺、砷化鎵或其它合適的半導(dǎo)體材料。在一些實(shí)施例中，襯底100可以進(jìn)一步包括其它部件，諸如各種摻雜區(qū)、掩埋層和/或外延層。此外，在一些實(shí)施例中，襯底100由諸如硅鍺、碳化硅鍺、磷砷化鎵或磷銦化鎵的合金半導(dǎo)體制成。此外，襯底100可為絕緣體上半導(dǎo)體，諸如絕緣體上硅(SOI)或藍(lán)寶石上硅。然后，在襯底100上方形成柵極結(jié)構(gòu)102。在一些實(shí)施例中，柵極結(jié)構(gòu)102包括從底至頂按順序排列的柵極介電層106和柵電極108'。在可選實(shí)施例中，柵極結(jié)構(gòu)102還可以包括襯底100和柵電極108'之間的界面層(IL)104。換言之，在IL104和柵電極108'之間形成柵極介電層106。在一些實(shí)施例中，IL104包括介電材料，諸如氧化硅層或氮氧化硅層。通過熱氧化工藝、化學(xué)汽相沉積(CVD)工藝或原子層沉積(ALD)工藝形成IL104。在一些實(shí)施例中，柵極介電層106包括氧化硅、氮化硅、氮氧化硅、高k介電材料或它們的組合。高k介電材料通常是具有大于4的介電常數(shù)的介電材料。高k介電材料包括金屬氧化物。在一些實(shí)施例中，用作高k介電材料的金屬氧化物的實(shí)例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它們的組合。通過熱氧化工藝、CVD工藝或ALD工藝來形成柵極介電層106。在一些實(shí)施例中，柵電極108'是偽柵極。例如，偽柵極包括由CVD工藝形成的多晶硅層。在可選實(shí)施例中，柵電極108'是金屬柵極，且柵電極108'包括阻擋件、功函層、晶種層、粘合層、阻擋層或它們的組合。在一些實(shí)施例中，柵電極108'包括合適的金屬，諸如用于PMOS器件的TiN、WN、TaN或Ru。在一些可選實(shí)施例中，柵電極108包括合適的金屬，諸如用于NMOS器件的Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn或Zr。此外，柵極結(jié)構(gòu)102還包括在柵極結(jié)構(gòu)102的側(cè)壁上方形成的間隔件112。在一些實(shí)施例中，間隔件112由氧化硅、氮化硅、氮氧化硅、碳化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料或它們的組合形成。間隔件112具有包括一個或多個襯墊層的多層結(jié)構(gòu)。襯墊層包括諸如氧化硅、氮化硅和/或其他合適的材料的介電材料。可以通過沉積合適的介電材料和各向異性蝕刻掉介電材料來實(shí)現(xiàn)間隔件112的形成。參照圖2A，在襯底100中形成源極和漏極(S/D)區(qū)110以提供低電阻接觸。通過硼或磷的離子注入取得摻雜區(qū)。可選地，在一些其它實(shí)施例中，通過蝕刻或其它合適的工藝去除襯底100的部分且通過外延生長在中空區(qū)域中形成摻雜劑。具體地，外延層包括SiGe、SiC或其它合適的材料。應(yīng)該理解，可以通過CMOS技術(shù)處理形成半導(dǎo)體器件，并且因此在此不詳細(xì)地描述一些工藝。在一些實(shí)施例中，硅化物區(qū)(未示出)可以通過自對準(zhǔn)硅化(硅化)工藝在S/D區(qū)110上可選擇地形成。硅化物區(qū)包括硅化鈦、硅化鈷、硅化鎳、硅化鉑、硅化鉺和硅化鈀。在一些實(shí)施例中，如果襯底100包括Ge，鍺化物區(qū)可以通過自對準(zhǔn)鍺化物工藝可選地形成在S/D區(qū)110上。在一些實(shí)施例中，鍺化物區(qū)包括NiGe、PtGe、TiGe2、CoGe2或PdGe。參照圖2A,蝕刻停止層114'形成在柵極結(jié)構(gòu)102和襯底100上方。在一些實(shí)施例中，共形地形成蝕刻停止層114'以覆蓋柵極結(jié)構(gòu)102和S/D區(qū)110的側(cè)壁和頂面。在一些實(shí)施例中，蝕刻停止層114'是接觸蝕刻停止層(CESL)。例如，蝕刻停止層114'包括氮化硅或碳摻雜的氮化硅。在一些實(shí)施例中，使用CVD、HDPCVD、SACVD、分子層沉積(MLD)或其它合適的方法沉積蝕刻停止層114'。在一些實(shí)施例中，在形成蝕刻停止層114之前本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種半導(dǎo)體器件，包括：柵極結(jié)構(gòu)，位于襯底上方；介電層，位于所述柵極結(jié)構(gòu)旁邊；粘合層，位于所述柵極結(jié)構(gòu)的頂面上方并且延伸至所述介電層的第一頂面；以及蝕刻停止層，位于所述粘合層上方并且與所述介電層的第二頂面接觸。

【技術(shù)特征摘要】
2015.12.15 US 14/968,9131.一種半導(dǎo)體器件，包括：柵極結(jié)構(gòu)，位于襯底上方；介電層，...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：葉啟瑞，詹文炘，郭康民，
申請(專利權(quán))人：臺灣積體電路制造股份有限公司，
類型：發(fā)明
國別省市：中國臺灣,71