制造半導體器件的方法與3D存儲器件技術

本申請公開了一種制造半導體器件的方法與3D存儲器件。該方法包括：在半導體襯底上形成絕緣疊層結構，包括交替堆疊的第一層間絕緣層與第二層間絕緣層；貫穿所述絕緣疊層結構形成隔離結構；將所述隔離結構一側的所述第一層間絕緣層替換為柵極導體，形成第一柵疊層結構；以及將所述隔離結構另一側的所述第二層間絕緣層替換為柵極導體，形成第二柵疊層結構，其中，所述第一隔離結構將所述第一柵疊層結構與所述第二柵疊層結構分隔，在與所述半導體襯底表面垂直的方向上，所述第一柵疊層結構的柵極導體和所述第二柵疊層結構的柵極導體錯開設置。通過將第一柵疊層結構的柵極導體和第二柵疊層結構的柵極導體錯開設置，從而增大了半導體器件的存儲密度，提高了半導體器件的空間利用率。

Method of Manufacturing Semiconductor Devices and 3D Memory Devices

This application discloses a method for manufacturing semiconductor devices and a 3D memory device. The method includes: forming an insulating laminated structure on a semiconductor substrate, including alternately stacked first and second insulating layers; forming an isolating structure through the insulating laminated structure; replacing the first interlayer insulating layer on one side of the isolating structure with a gate conductor to form a first gate laminated structure; and the second one on the other side of the isolating structure. The interlayer insulation layer is replaced by a gate conductor to form a second gate stacking structure, in which the first isolation structure separates the first gate stacking structure from the second gate stacking structure, and the first gate stacking structure and the second gate stacking structure are staggered in a vertical direction to the surface of the semiconductor substrate. By staggering the first gate conductor and the second gate conductor, the storage density of semiconductor devices is increased and the space utilization ratio of semiconductor devices is improved.

【技術實現步驟摘要】
制造半導體器件的方法與3D存儲器件
本專利技術涉及存儲器技術，更具體地，涉及制造半導體器件的方法與3D存儲器件。
技術介紹
存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。現有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術分別采用NAND和NOR結構。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結構的3D存儲器件獲得了廣泛的應用。在NAND結構的3D存儲器件中，主要包括柵疊層結構、貫穿柵疊層結構的溝道柱以及導電通道，采用柵疊層結構提供選擇晶體管和存儲晶體管的柵極導體，采用溝道柱提供選擇晶體管和存儲晶體管的溝道層與柵介質疊層，以及采用導電通道實現存儲單元串的互連。然而，隨著柵疊層結構的層數越來越多，在柵疊層結構中，柵極導體與用于分隔柵極導體的絕緣層同時增加，絕緣層占用了3D存儲器件中大量的空間，不僅增大了3D存儲器件的尺寸，而且降低了空間的利用率。期望進一步改進制造半導體器件的方法與3D存儲器件的結構，從而提高3D存儲器件的存儲密度，減小3D存儲器件的尺寸。
技術實現思路
有鑒于此，本專利技術的目的是提供一種改進的制造半導體器件的方法與3D存儲器件。根據本專利技術的一方面，提供一種制造半導體器件的方法，包括：在半導體襯底上形成絕緣疊層結構，包括交替堆疊的第一層間絕緣層與第二層間絕緣層；貫穿所述絕緣疊層結構形成隔離結構；將所述隔離結構一側的所述第一層間絕緣層替換為柵極導體，形成第一柵疊層結構；以及將所述隔離結構另一側的所述第二層間絕緣層替換為柵極導體，形成第二柵疊層結構，其中，所述第一隔離結構將所述第一柵疊層結構與所述第二柵疊層結構分隔，在與所述半導體襯底表面垂直的方向上，所述第一柵疊層結構的柵極導體和所述第二柵疊層結構的柵極導體錯開設置。優選地，替換所述第一層間絕緣層形成所述柵極導體的步驟包括：采用刻蝕工藝，經由所述柵線縫隙將所述第一隔離結構一側的所述第一層間絕緣層去除，形成空腔；以及經由所述柵線縫隙向所述空腔內填充柵極導體材料。優選地，替換所述第二層間絕緣層形成所述柵極導體的步驟包括：采用刻蝕工藝，經由所述柵線縫隙將所述第一隔離結構一側的所述第二層間絕緣層去除，形成空腔；以及經由所述柵線縫隙向所述空腔內填充柵極導體材料。優選地，所述第一層間絕緣層的材料選自氧化物與氮化物中的一種，所述第二層間絕緣層的材料選自氧化物與氮化物中的另一種。優選地，所述第一隔離結構的材料包括碳化硅。根據本專利技術的另一方面，提供一種3D存儲器件，利用上述制造半導體器件的方法形成。優選地，包括多個溝道柱，貫穿所述柵疊層結構，其中，所述溝道柱一側的柵極導體與所述溝道柱另一側的層間絕緣層的位置對應。根據本專利技術實施例的制造半導體器件的方法，通過貫穿交替堆疊的第一層間絕緣層與第二層間絕緣層設置第一隔離結構，并分別將第一隔離結構一側的第一層間絕緣層替換為柵極導體，將第一隔離結構另一側的第二層間絕緣層替換為柵極導體，實現將第一柵疊層結構的柵極導體和第二柵疊層結構的柵極導體錯開的目的，從而可以在不改變半導體器件尺寸的情況下，充分利用半導體器件中的空間形成更多的結構，提高了空間利用率。附圖說明通過以下參照附圖對本專利技術實施例的描述，本專利技術的上述以及其他目的、特征和優點將更為清楚。圖1a和1b分別示出3D存儲器件的存儲單元串的等效電路圖和結構示意圖。圖2a示出根據本專利技術第一實施例的3D存儲器件的立體圖。圖2b示出根據本專利技術第二實施例的3D存儲器件的立體圖。圖3、圖4、圖6、圖7、圖9、圖10、圖12至圖14示出根據本專利技術第二實施例的3D存儲器件制造方法的各個階段的截面圖。圖5、圖8、圖11示出根據本專利技術第二實施例的3D存儲器件制造方法的各個階段的頂視圖。圖15a至16c示出根據本專利技術實施例的3D存儲器件的效果分析示意圖。具體實施方式以下將參照附圖更詳細地描述本專利技術。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“直接在……上面”或“在……上面并與之鄰接”的表述方式。在下文中描述了本專利技術的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本專利技術。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本專利技術。本專利技術可以各種形式呈現，以下將描述其中一些示例。圖1a和1b分別示出3D存儲器件的存儲單元串的電路圖和結構示意圖。在該實施例中示出的存儲單元串包括4個存儲單元的情形。可以理解，本專利技術不限于此，存儲單元串中的存儲單元數量可以為任意多個，例如，32個或64個。如圖1a所示，存儲單元串100的第一端連接至位線(Bit-Line,BL)，第二端連接至源極線(SourceLine,SL)。存儲單元串100包括在第一端和第二端之間串聯連接的多個晶體管，包括：第一選擇晶體管Q1、存儲晶體管M1至M4以及第二選擇晶體管Q2。第一選擇晶體管Q1的柵極連接至串選擇線(SelectionGateforDrain,SGD)，第二選擇晶體管Q2的柵極連接至源選擇線(SelectionGateforSource,SGS)。存儲晶體管M1至M4的柵極分別連接至字線(Word-Line)WL1至WL4的相應字線。如圖1b所示，存儲單元串100的選擇晶體管Q1和Q2分別包括柵極導體122和123，存儲晶體管M1至M4分別包括柵極導體121。柵極導體121、122和123與存儲單元串100中的晶體管的堆疊順序一致，相鄰的柵極導體之間彼此采用層間絕緣層隔開，從而形成柵疊層結構。進一步地，存儲單元串100包括溝道柱110。溝道柱110與柵疊層結構相鄰或者貫穿柵疊層結構。在溝道柱110的中間部分，柵極導體121與溝道層111之間夾有隧穿介質層112、電荷存儲層113和柵介質層114，從而形成存儲晶體管M1至M4。在溝道柱110的兩端，柵極導體122和123與溝道層111之間夾有柵介質層114，從而形成選擇晶體管Q1和Q2。在該實施例中，溝道層111例如由多晶硅組成，隧穿介質層112和柵介質層114分別由氧化物組成，例如氧化硅，電荷存儲層113由包含量子點或者納米晶體的絕緣層組成，例如包含金屬或者半導體的微粒的氮化硅，柵極導體121、122和123由金屬組成，例如鎢。溝道層111用于提供控選擇晶體管和控制晶體管的溝道本文檔來自技高網...

【技術保護點】
1.一種制造半導體器件的方法，包括：在半導體襯底上形成絕緣疊層結構，包括交替堆疊的第一層間絕緣層與第二層間絕緣層；貫穿所述絕緣疊層結構形成隔離結構；將所述隔離結構一側的所述第一層間絕緣層替換為柵極導體，形成第一柵疊層結構；以及將所述隔離結構另一側的所述第二層間絕緣層替換為柵極導體，形成第二柵疊層結構，其中，所述第一隔離結構將所述第一柵疊層結構與所述第二柵疊層結構分隔，在與所述半導體襯底表面垂直的方向上，所述第一柵疊層結構的柵極導體和所述第二柵疊層結構的柵極導體錯開設置。

【技術特征摘要】
1.一種制造半導體器件的方法，包括：在半導體襯底上形成絕緣疊層結構，包括交替堆疊的第一層間絕緣層與第二層間絕緣層；貫穿所述絕緣疊層結構形成隔離結構；將所述隔離結構一側的所述第一層間絕緣層替換為柵極導體，形成第一柵疊層結構；以及將所述隔離結構另一側的所述第二層間絕緣層替換為柵極導體，形成第二柵疊層結構，其中，所述第一隔離結構將所述第一柵疊層結構與所述第二柵疊層結構分隔，在與所述半導體襯底表面垂直的方向上，所述第一柵疊層結構的柵極導體和所述第二柵疊層結構的柵極導體錯開設置。2.根據權利要求1所述的方法，其中，替換所述第一層間絕緣層形成所述柵極導體的步驟包括：采用刻蝕工藝，經由所述柵線縫隙將所述第一隔離結構一側的所述第一層間絕緣層去除，形成空腔；以及經由所述柵線縫隙向所述空腔內填充柵極...

【專利技術屬性】
技術研發人員：胡斌，肖莉紅，
申請(專利權)人：長江存儲科技有限責任公司，
類型：發明
國別省市：湖北,42