半導體結構的形成方法技術

一種半導體結構的形成方法，包括：提供基底，基底上形成有柵極材料層，基底包括用于形成第一晶體管的第一器件區、用于形成第二晶體管的第二器件區，第一晶體管的溝道長度大于第二晶體管的溝道長度；在第一器件區的柵極材料層上形成分立的初始掩膜層；形成初始掩膜層后，在第二器件區的柵極材料層上形成分立的核心層；形成覆蓋核心層側壁和初始掩膜層側壁的側墻；形成側墻后，去除核心層，保留位于第一器件區的側墻和初始掩膜層作為第一掩膜層，保留位于第二器件區的側墻作為第二掩膜層；以第一掩膜層和第二掩膜層為掩膜，將柵極材料層圖形化為第一柵極層和第二柵極層。本發明專利技術使得第一柵極層和第二柵極層的高度一致性較好。柵極層和第二柵極層的高度一致性較好。柵極層和第二柵極層的高度一致性較好。

【技術實現步驟摘要】
半導體結構的形成方法


[0001]本專利技術實施例涉及半導體制造領域，尤其涉及一種半導體結構的形成方法。

技術介紹

[0002]隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高集成度的方向發展。晶體管作為基本半導體器件之一目前正被廣泛應用。所以隨著半導體器件密度和集成度的提高，晶體管的柵極尺寸也越來越短，傳統平面晶體管對溝道電流的控制能力變弱，出現短溝道效應，引起漏電流增大，最終影響半導器件的電學性能。
[0003]為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。但是，在特征尺寸進一步減小的狀況下，柵極的尺寸和形貌的精度仍對晶體管的性能具有較大的影響，鰭式場效應晶體管的性能難以進一步提高。

技術實現思路

[0004]本專利技術實施例解決的問題是提供一種半導體結構的形成方法，提升半導體結構的性能。
[0005]為解決上述問題，本專利技術實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底上形成有柵極材料層，所述基底包括用于形成第一晶體管的第一器件區、以及用于形成第二晶體管的第二器件區，其中，所述第一晶體管的溝道長度大于所述第二晶體管的溝道長度；在所述第一器件區的柵極材料層上形成分立的初始掩膜層；形成所述初始掩膜層后，在所述第二器件區的柵極材料層上形成分立的核心層；形成覆蓋所述核心層側壁和初始掩膜層側壁的側墻；形成所述側墻后，去除所述核心層，保留位于所述第一器件區的側墻和初始掩膜層作為第一掩膜層，保留位于所述第二器件區的側墻作為第二掩膜層；以所述第一掩膜層和第二掩膜層為掩膜，圖形化所述柵極材料層，將所述柵極材料層圖形化為分別位于所述第一器件區和第二器件區的基底上的第一柵極層和第二柵極層。
[0006]與現有技術相比，本專利技術實施例的技術方案具有以下優點：
[0007]本專利技術實施例提供的形成方法中，在所述第一器件區的柵極材料層上形成分立的初始掩膜層后，在所述第二器件區的柵極材料層上形成分立的核心層，并在形成覆蓋所述核心層側壁和初始掩膜層側壁的側墻，后，去除所述核心層，保留位于所述第一器件區的側墻和初始掩膜層作為第一掩膜層，保留位于所述第二器件區的側墻作為第二掩膜層；本專利技術實施例中，所述第一晶體管的溝道長度大于所述第二晶體管的溝道長度，則形成的第一柵極層的寬度大于第二柵極層的寬度，所述第一掩膜層的寬度相應大于第二掩膜層的寬度，因此，通過采用先在第一器件區形成初始掩膜層，再在第二器件區形成核心層的方案，能夠在保障所述第一掩膜層的寬度大于第二掩膜層的寬度的需求下，靈活選用所述側墻的材料，易于選取與初始掩膜層的刻蝕選擇比相近的材料，使得所述第一掩膜層與第二掩膜層的刻蝕選擇比相近，從而在以所述第一掩膜層和第二掩膜層為掩膜，圖形化所述柵極材
料層的過程中，有利于降低所述第一掩膜層和第二掩膜層中的任一個提早被去除的概率，進而使得第一柵極層和第二柵極層的高度一致性較好，相應有利于提高所述半導體結構的性能。
附圖說明
[0008]圖1至圖5是一種半導體結構的形成方法中各步驟對應的結構示意圖；
[0009]圖6至圖17是本專利技術半導體結構的形成方法一實施例中各步驟對應的結構示意圖。
具體實施方式
[0010]目前半導體結構的性能有待提高。現結合一種半導體結構的形成方法分析其性能有待提高的原因。
[0011]圖1至圖5是一種半導體結構的形成方法中各步驟對應的結構示意圖。
[0012]參考圖1，提供基底10，所述基底10上形成有柵極材料層20，所述柵極材料層20上形成有掩膜材料層30，所述基底10包括用于形成第一晶體管的第一器件區10L、以及用于形成第二晶體管的第二器件區10S，其中，所述第一晶體管的溝道長度大于所述第二晶體管的溝道長度。
[0013]繼續參考圖1，在所述掩膜材料層30上形成核心材料層(未示出)；圖形化所述核心材料層，形成分立于所述第二器件區10S的核心層40；在所述核心層40側壁形成側墻41。
[0014]參考圖2，形成所述側墻41后，去除所述核心層40，保留所述側墻41作為第二掩膜層52。
[0015]參考圖3，形成覆蓋所述第一器件區10L和第二器件區10S的圖形材料層50，所述圖形材料層50還覆蓋所述第二掩膜層52。
[0016]由于后續還需要去除覆蓋所述第二掩膜層52的圖形材料層50，則所述圖形材料層50需要選取容易去除、且與所述第二掩膜層52的材料具有較大刻蝕選擇比的材料，通常，所述圖形材料層50的材料為旋涂碳(spin
?
on carbon，SOC)。
[0017]參考圖4，圖形化所述圖形材料層50，形成分立于所述第一器件區10L的第一掩膜層51。
[0018]參考圖5，以所述第一掩膜層51和第二掩膜層52為掩膜，依次圖形化所述掩膜材料層30和柵極材料層20，將所述掩膜材料層30圖形化為柵極掩膜層31，將所述柵極材料20圖形化為分別位于所述第一器件區10L和第二器件區10S的基底10上的第一柵極層21和第二柵極層22。
[0019]由于所述圖形材料層50與所述第二掩膜層52的刻蝕選擇比較大，則所述第一掩膜層51與所述第二掩膜層52的刻蝕選擇比較大，從而所述第一掩膜層51與第二掩膜層52的被刻蝕速率相差較大，而且，所述第一掩膜層51與第二掩膜層52的材料不同，難以通過調整所述第一掩膜層51與第二掩膜層52的高度來調整刻蝕所述第一掩膜層51與第二掩膜層52的刻蝕時間，從而在以所述第一掩膜層51和第二掩膜層52為掩膜，依次圖形化所述掩膜材料層30和柵極材料層20的過程中，容易出現所述第一掩膜層51和第二掩膜層52中有一個先被去除的情況，從而導致所述第一柵極層21和第二柵極層22的高度一致性較差，影響所述半
導體結構的性能，而且，還容易造成對柵極掩膜層31的過刻蝕，所述柵極掩膜層31難以覆蓋所述第一柵極層21和第二柵極層22的頂部，從而在后續形成源漏摻雜層的步驟中，容易導致在未被柵極掩膜層31完全覆蓋的第一柵極層21或第二柵極層22的頂部，也形成有源漏摻雜層，影響器件的可靠性，甚至使器件損壞。
[0020]而且，由于第一掩膜層51是通過圖形化所述圖形材料層50的方式形成，第一掩膜層51的材料受到第二掩膜層52的限制。具體地，為了易于圖形化圖形材料層50，并減小對第二掩膜層52的損傷，圖形材料層50通常選用易于被刻蝕的材料，相應導致第一掩膜層51的耐刻蝕度較低，依次圖形化所述掩膜材料層30和柵極材料層20的過程中，第一掩膜層51的被刻蝕速率相應更快(例如，所述圖形材料層50的材料為SOC，則所述第一掩膜層51的材料為SOC，SOC硬度較小，被刻蝕速率較快)，因此，第一掩膜層51更容易被提早去除。為了補償第一掩膜層51和第二掩膜層52的耐刻蝕度差異，可以采用增加第一掩膜層51的高度的方式，但容易導致SOC扭曲，而且，刻蝕SOC的過程中，容易產生大量聚合物殘留，本文檔來自技高網...

【技術保護點】

【技術特征摘要】
1.一種半導體結構的形成方法，其特征在于，包括：提供基底，所述基底上形成有柵極材料層，所述基底包括用于形成第一晶體管的第一器件區、以及用于形成第二晶體管的第二器件區，其中，所述第一晶體管的溝道長度大于所述第二晶體管的溝道長度；在所述第一器件區的柵極材料層上形成分立的初始掩膜層；形成所述初始掩膜層后，在所述第二器件區的柵極材料層上形成分立的核心層；形成覆蓋所述核心層側壁和初始掩膜層側壁的側墻；形成所述側墻后，去除所述核心層，保留位于所述第一器件區的側墻和初始掩膜層作為第一掩膜層，保留位于所述第二器件區的側墻作為第二掩膜層；以所述第一掩膜層和第二掩膜層為掩膜，圖形化所述柵極材料層，將所述柵極材料層圖形化為分別位于所述第一器件區和第二器件區的基底上的第一柵極層和第二柵極層。2.如權利要求1所述的半導體結構的形成方法，其特征在于，形成所述初始掩膜層的步驟包括：形成覆蓋所述柵極材料層的初始掩膜材料層；圖形化所述初始掩膜材料層，形成分立于所述第一器件區的柵極材料層上的初始掩膜層。3.如權利要求2所述的半導體結構的形成方法，其特征在于，圖形化所述初始掩膜材料層的步驟包括：在所述第一器件區的初始掩膜材料層上，形成分立的光刻膠層；將所述光刻膠層的圖形傳遞至所述初始掩膜材料層中，對所述初始掩膜材料層進行圖形化，形成所述初始掩膜層。4.如權利要求1所述的半導體結構的形成方法，其特征在于，形成所述核心層的步驟包括：在所述第二器件區的柵極材料層上形成分立的初始核心層；形成所述初始核心層之后，對所述初始核心層進行改性處理，形成核心層，所述核心層的線寬粗糙度小于所述初始核心層的線寬粗糙度。5.如權利要求4所述的半導體結構的形成方法，其特征在于，形成所述初始核心層的步驟包括：在所述柵極材料層上形成核心材料層，所述核心材料層覆蓋所述初始掩膜層的側壁；圖形化所述核心材料層，形成分立于所述第二器件區的柵極材料層上的初始核心層。6.如權利要求4所述的半導體結構的形成方法，其特征在于，對所述初始核心層進行改性處理的步驟包括：去除部分高度的所述初始核心層，保留剩余高度的所述初始核心層作為生長層；在所述生長層上進行多次堆疊處理，形成位于所述生長層頂部的改性層，所述改性層與所述生長層共同作為核心層，所述改性層的線寬粗糙度小于所述初始核心層的線寬粗糙度；其中，所述堆疊處理的步驟包括：在所述生長層的頂部和側壁生長改性材料層；刻蝕所述改性材料層，去除位于所述生長層側壁的改性材料層，保留位于所述生長層頂部的改性材料層。7.如權利要求6所述的半導體結構的形成方法，其特征在于，采用干法刻蝕工藝，去除部分高度的所述初始核心層。8.如權利要求6所述的半導體結構的形成方法，其特征在于，形成所述初始核心層的步
驟中，所述初始核心層的材料包括光刻膠；形成所述改性層的步驟中，所述改性層的材料包括有機材料；采用生長工藝，在所述生長層的頂部和側壁生長改性材料層。9.如權利要求6所述的半導體結構的形成方法，其特征在于，采用干法刻蝕工藝，刻蝕所述改性...

【專利技術屬性】
技術研發人員：趙振陽，李昱辰，張海洋，
申請(專利權)人：中芯國際集成電路制造北京有限公司，
類型：發明
國別省市：