一種無電阻的帶隙基準電壓源制造技術

本發明專利技術公開了一種無電阻帶隙基準電壓源。具體包括啟動電路，自偏置電流源電路，和帶有PTAT失調的電壓跟隨器，其中，啟動電路與自偏置電流源電路連接，帶有PTAT失調的電壓跟隨器與自偏置電流源電路相連。本發明專利技術提供的無電阻帶隙基準電壓源，由于電路結構沒有使用電阻，因而可以和CMOS工藝相兼容，進而降低了設計的復雜度，減少了芯片的面積；此外本發明專利技術的基準電壓源通過所述的自偏置電流源電路和帶有PTAT失調的電壓跟隨器，使得基準電壓在具有較低的溫度系數的同時，提高了帶隙基準電壓源的電源抑制比。

【技術實現步驟摘要】

本專利技術屬于電源
，具體涉及一種帶隙基準電壓源的設計。
技術介紹
在基準電壓源的設計過程中，通常采用基于硅的帶隙電壓產生固定電壓的技術來 產生基準電壓，其原理在于，將一個正溫度系數的電壓和一個負溫度系數的電壓以一定的 比例疊加，產生不隨環境溫度、電源電壓變化的電壓值。當溫度接近OK時，這個基準電壓接 近硅的帶隙電壓，稱為“帶隙基準”電壓。正溫度系數的電壓通常來自于兩個雙結型晶體管的基極-發射極電壓之差Δ Vbe， 負溫度系數的電壓即是雙結型晶體管的基極-發射極電壓Vbe，這兩個電壓要以一定的比例 疊加，才能抵消溫度系數，使得到的電壓具有比較好的溫度特性。基準電壓可表示為Veef = VBE+KX AVbe公式⑴公式(1)中的系數K通常是兩個同類型電阻的比值。而標準的數字電路，并沒有 提供相應的電阻模型，這里可以用開關電容實現等效電阻的方法來解決，但是需要額外的 電路來產生時鐘信號，增加了電路的復雜度，同時會引入噪聲；芯片內部集成電容，又會增 加芯片版圖的面積，增加成本。文獻"Buck A Ε, McDonald C L，Lewis H. et al. A CMOS bandgap reference without resistors. IEEE JOURNAL of Solid-State Circuits, 2002. 37(1) :81_83” 很好 地解決了以上的問題，電路結構中的MOS均工作于強反型或截止區，故不存在器件模型精 確性的問題。但是電路正常工作所需的電源電壓太高，不適用于低壓應用環境；電源抑制比 并不高，溫度特性也不是很好；為了抑制MOS管的溝道長度調制效應，不得不增加器件的溝 道長度，從而增力口了芯片的面積。文獻"Tetsuya Hiros, et al. Temperature-compensated CMOS current reference circuit for ultralow-power subthreshold LSIs, IEICE Electronics Express,Vol. 5,No. 6,pp. 204-210,Mar. 2008”提出的無電阻的帶隙基準源電 路，部分MOS管工作于亞閾值區，但是在這一區間并沒有精確的模型來描述MOS管的特性， 因而增加了設計的復雜度。
技術實現思路
本專利技術的目的是為了解決現有的無電阻的帶隙基準源電路存在的問題，提出了一 種無電阻帶隙基準電壓源。本專利技術技術方案為一種無電阻帶隙基準電壓源，包括啟動電路，自偏置電流源 電路，和帶有PTAT失調的電壓跟隨器電路，其中，啟動電路與自偏置電流源電路連接，帶有 PTAT失調的電壓跟隨器與自偏置電流源電路相連。進一步的，自偏置電流源電路包括PMOS管MP1、MP2、MP3，匪OS管麗1、麗2、麗3、 MN4、MN6，三極管Q1、Q2、Q3，其中，PMOS管的源極與襯底均接外部電源，NMOS管的襯底均接地，三極管的基極與集電極均接地，PMOS管MP3的柵漏短接，同時與MPl和MP2的柵極連接， PMOS管MP1、MP2、MP3的漏極分別與匪OS管MN1、MN3、麗4的漏極連接，MP3的漏極作為自 偏置電流源電路的Vbias點，NMOS管麗1柵漏短接，并且與麗2和麗3的柵極連接，麗1的 源極與麗2的漏極連接，NMOS管麗2的源極與三極管Ql的發射極連接，NMOS管麗3的漏極 與MN4的柵極連接，同時連接MN6的柵極，NMOS管MN6的源極與三極管Q2的發射極連接， 同時連接帶有PTAT失調的電壓跟隨器的正向輸入端，NMOS管MN4的源極與三極管Q3的發 射極連接，MN6的源極與漏極接地。進一步的，帶有PTAT失調的電壓跟隨器包括NMOS管Ml、M2，第一電流源、第二電 流源、第三電流源和電流鏡，其中，NMOS管Ml與M2的柵極分別作為電壓跟隨器的正向與負 向輸入端，漏極分別與第一電流源和第二電流源正端連接，源極串聯第三電流源后接地，第 一電流源、第二電流源的負端分別接外部電源，正端通過電源鏡接地，所述第一電流源、第 二電流源和第三電流源的電流大小之比為A+1 B+1 A+B。進一步的，帶有PTAT失調的電壓跟隨器包括10個PMOS管MPA1-MPA10，12個匪OS 管MNA1-MNA12，其中，所有的NMOS管的襯底均接地，MPA1-MPA6的源極和襯底均接外部電 源，MPA1-MPA5的柵極相互連接，并連接自偏置電流源電路的Vbias點，MPAl的漏極與MNAl 的漏極連接，MNAl的源極和襯底接地，其柵漏短接，并且與MNA2、MNA4、MNA6、MNA8的柵極連 接，MPA6的柵漏短接，并且連接MPA7和MPA8的柵極以及MNA2的漏極，MNA2的源極與MNA3 的漏極連接，MNA3的源極接地，其柵極與MNA5、MNA7、MNA9的柵極以及MNA6的漏極連接， MPA2的漏極與MPA9的源極以及MNAlO的柵極連接，MPA9的襯底與源連接，其柵極為電壓跟 隨器的正向輸入端，漏極接外部電源，MPA3的漏極與MPAlO的源極以及MNAll的柵極連接， MPAlO的源極與襯底短接，其柵極為電壓跟隨器的負向輸入端，漏極接地，MNAlO與MNAll的 源極相互連接，并且連接MNA4的漏極，MNA4的源極與MNA5的漏極連接，MNA5的源極接地， MNAlO與MNAll的漏極分別連接MPA4與MPA5的漏極，MPA7與MPA8的源極與襯底短接，并 分別連接MPA4與MPA5的漏極，MPA7的漏極與MNA6的漏極連接，MNA6的源極與MNA7的漏 極連接，MNA7的源極接地，MPA8的漏極與MNA8的漏極連接，MNA8的源極與MNA9的漏極連 接并作為電壓跟隨器的輸出端，MNA9的源極接外部電源，并且連接MNA12的柵極，MNA12的 源極與漏極均接地。本專利技術的有益效果是本專利技術提供的無電阻帶隙基準電壓源，由于電路結構沒有 使用電阻，因而可以和CMOS工藝相兼容，進而降低了設計的復雜度，減少了芯片的面積；此 外本專利技術的基準電壓源通過所述的自偏置電流源電路和帶有PTAT失調的電壓跟隨器，使 得基準電壓在具有較低的溫度系數的同時，提高了帶隙基準源的電源抑制比。附圖說明圖1為本專利技術的無電阻帶隙基準源的電路示意圖。圖2為本專利技術的帶有PTAT失調電壓的跟隨器的原理圖。圖3為本專利技術的帶有PTAT失調電壓的跟隨器的具體電路圖。圖4為本專利技術實施例的無電阻帶隙基準源溫度特性的仿真示意圖。圖5為本專利技術實施例的無電阻帶隙基準源電壓調整率的仿真示意圖。圖6為本專利技術實施例的無電阻帶隙基準源電源抑制比的仿真示意圖。具體實施例方式下面結合附圖和具體的實施例對本專利技術作進一步的闡述。如圖1所示，無電阻帶隙基準電壓源，包括啟動電路，自偏置電流源電路，和帶有 PTAT失調的電壓跟隨器電路，其中，啟動電路與自偏置電流源電路連接，帶有PTAT失調的 電壓跟隨器與自偏置電流源電路相連。這里，自偏置電流源電路如圖包括？] 05管1^1、]\^2、]\^3，匪OS管麗1、麗2、麗3、 MN4、MN6，三極管Q1、Q2、Q3，其中，PMOS管的源極與襯底均接外部電源，NMOS管的襯底均接 地，三極管的基極與集電極均接地，MP本文檔來自技高網...

【技術保護點】
１．一種無電阻帶隙基準電壓源，其特征在于，包括啟動電路，自偏置電流源電路和帶有ＰＴＡＴ失調的電壓跟隨器，其中，啟動電路與自偏置電流源電路連接，帶有ＰＴＡＴ失調的電壓跟隨器與自偏置電流源電路相連。

【技術特征摘要】

【專利技術屬性】
技術研發人員：周澤坤，鐘博，封魯平，馬穎乾，明鑫，張波，徐祥柱，
申請(專利權)人：電子科技大學，
類型：發明
國別省市：90