一種應變SiGe垂直CMOS集成器件及制備方法技術

本發明專利技術公開了一種應變SiGe垂直CMOS集成器件及制備方法，在600～780℃，在襯底NMOS和PMOS有源區上分別連續生長N型Si外延層、N型應變SiGe層、P型應變SiGe層、N型應變SiGe層、N型Si層和N型Si層、N型應變SiGe層、N型Si帽層，并在它們之間形成隔離，在NMOS有源區分別制備漏極、柵極和源區，完成NMOS制備；接著，在PMOS有源區淀積SiO2和Poly-Si，制備虛柵極，淀積介質層形成柵側墻，利用自對準工藝注入形成PMOS源、漏；刻蝕虛柵，淀積SiON和W-TiN分別做為柵介質和復合金屬柵，完成PMOS制備，形成應變SiGe垂直CMOS集成器件及電路。本發明專利技術充分利用了應變SiGe材料在垂直方向電子遷移率和水平方向空穴遷移率高于弛豫Si的特點，在低溫工藝下，制造出性能增強的應變SiGe?CMOS集成器件及電路。

【技術實現步驟摘要】

本專利技術屬于半導體集成電路
，尤其涉及。
技術介紹
半導體集成電路是電子工業的基礎，人們對電子工業的巨大需求，促使該領域的發展十分迅速。在過去的幾十年中，電子工業的迅猛發展對社會發展及國民經濟產生了巨大的影響。目前，電子工業已成為世界上規模最大的工業，在全球市場中占據著很大的份額，產值已經超過了 10000億美元。 Si CMOS集成電路具有低功耗、高集成度、低噪聲和高可靠性等優點，在半導體集成電路產業中占據了支配地位。然而隨著集成電路規模的進一步增大、器件特征尺寸的減小、集成度和復雜性的增加，尤其是器件特征尺寸進入納米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步顯現了出來，限制了 Si集成電路及其制造工藝的進一步發展。盡管微電子學在化合物半導體和其它新材料方面的研究及在某些領域的應用取得了很大進展，但遠不具備替代硅基工藝的條件。而且根據科學技術的發展規律，一種新的技術從誕生到成為主力技術一般需要二三十年的時間。所以，為了滿足傳統性能提高的需要，增強SiCMOS的性能被認為是微電子工業的發展方向。采用應變Si、SiGe技術是通過在傳統的體Si器件中弓I入應力來改善遷移率，提高器件性能。可使硅片生產的產品性能提高30% 60%，而工藝復雜度和成本卻只增加1% 3%ο對現有的許多集成電路生產線而言，如果采用應變SiGe材料不但可以在基本不增加投資的情況下使生產出來的Si CMOS集成電路芯片性能明顯改善，而且還可以大大延長花費巨額投資建成的集成電路生產線的使用年限。隨著器件特征尺寸進入亞50納米階段，在對應變Si、SiGe CMOS平面結構的研究過程中也遇到了諸多難題短溝道效應、熱載流子效應等使得器件尺寸無法進一步縮小；柵氧化層厚度的減薄導致氧化層擊穿，遂穿電流使閾值電壓漂移；多晶硅耗盡效應和多晶硅的電阻對閾值電壓的影響也越來越大等，這些都使器件及電路性能無法繼續按照摩爾定律的發展規律發展下去，研究新結構的器件就變的尤為重要。
技術實現思路
本專利技術的目的在于提供，實現了SiGe材料應用應力的各向異性提高電子和空穴遷移率。本專利技術制備出導電溝道為22 45nm的應變SiGe垂直CMOS集成器件及電路，提高了器件與集成電路的性能。本專利技術的目的在于提供一種應變SiGe垂直CMOS器件，溝道區為應變SiGe材料，且NMOS在溝道方向為張應變，PMOS在溝道方向為壓應變。進一步、垂直NMOS導電溝道為回型，且溝道方向與襯底表面垂直。本專利技術的另一目的在于提供一種應變SiGe垂直CMOS集成器件及電路制備方法，包括如下步驟第一步、選取摻雜濃度為I X IO15 I X IO16cnT3的P型Si襯底片；第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上連續生長五層材料第一層是厚度為O. 5 I. O μ m的N型Si外延層，摻雜濃度為5 X IO19 I X 102°cm_3，作為NMOS漏區；第二層是厚度為3 5nm的N型應變SiGe層，摻雜濃度為I 5 X IO18cnT3,Ge組分為10%，作為NMOS的第一 N型輕摻雜源漏結構(N-LDD)層；第三層是厚度為22 45nm的P型應變SiGe層，摻雜濃度為5 X IO16 5X 1017cnT3，Ge組分為梯度分布，下層為10%，上層為20 30%的梯度分布，作為NMOS溝道區；第四層是厚度為3飛nm的N型應變SiGe層，摻雜濃度為I 5 X 1018cm_3，Ge組分為為20 30%，作為NMOS的第二 N型輕摻雜源漏結構(N-LDD)層；第五層是厚度為200 400nm的N型Si層，摻雜濃度為5 X IO19 I X 1020cnT3，作為 NMOS 源區；第三步、利用化學汽相淀積(CVD)的方法，在600 780°C，在襯底表面淀積一層SiO2,光刻PMOS有源區，利用干法刻蝕工藝，在PMOS有源區刻蝕出深度為O. 73 I. 45 μ m的深槽；利用化學汽相淀積(CVD)的方法，在600 750°C，在深槽中選擇性外延生長一層N型弛豫Si層，摻雜濃度為5 X IO16 5 X IO1W,厚度為O. 72 I. 42 μ m,再生長一 N型應變SiGe層，摻雜濃度為5X IO16 5X 1017cnT3，Ge組分為10 30%，厚度為10 20nm，最后生長一本征弛豫Si帽層，厚度為3 5nm，將溝槽填滿，形成PMOS有源區；利用濕法腐蝕，刻蝕掉表面的層SiO2 ；第四步、利用化學汽相淀積(CVD)的方法，在600 780°C，在襯底表面淀積一層SiO2，光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為I 2μπι的深槽；利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，同樣將深槽內表面覆蓋，最后淀積SiO2將深槽內填滿，用化學機械拋光(CMP)方法除去多余的氧化層，形成深槽隔離；光刻NMOS源漏淺槽隔離，利用干法刻蝕工藝，在NMOS源漏隔離區刻蝕出深度為O. 3 O. 5μπι的淺槽；利用化學汽相淀積(CVD)方法，在600 780°C，在淺槽內填充SiO2 ;用化學機械拋光(CMP)方法除去多余的氧化層，形成淺槽隔離；第五步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，形成阻擋層；光刻NMOS漏溝槽，利用干法刻蝕工藝，刻蝕出深度為O. 4 0.6μπι的漏溝槽；利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2，形成NMOS漏溝槽側壁隔離，干法刻蝕掉表面的SiO2，保留漏溝槽側壁的SiO2，利用化學汽相淀積(CVD)方法，在600 780°C，淀積摻雜濃度為I 5X 102°cm_3的N型Ploy-Si，將溝槽填滿，化學機械拋光(CMP)方法去除襯底表面多余Ploy-Si，形成NMOS漏連接區；利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ；第六步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，再次形成阻擋層；光刻NMOS柵窗口，利用干法刻蝕工藝，刻蝕出深度為O. 4 O. 6μπι的柵溝槽；利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積一層厚度為5 8nm的HfO2,形成NMOS柵介質層，然后利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積摻雜濃度為I 5X 102°cm_3的N型Poly-SiJf NMOS柵溝槽 填滿，再去除掉NMOS柵溝槽以外表面部分Poly-Si和HfO2,形成NMOS柵、源區，最終形成NMOS ;利用濕法腐蝕，刻蝕掉表面的層SiO2和SiN ；第七步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2，光刻PMOS有源區，利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層厚度為10 15nm的SiO2和一層厚度為200 300nm的Poly-Si，光刻Poly-Si和SiO2,形成PMOS虛柵；對PMOS進行P型離子注入，形成摻雜濃度為I 5 X IO18cnT3的P型輕摻雜源漏結構(P-LDD)；第八步、本文檔來自技高網...

【技術保護點】
一種應變SiGe垂直CMOS器件，其特征在于，溝道區為應變SiGe材料，且NMOS在溝道方向為張應變，PMOS在溝道方向為壓應變。

【技術特征摘要】
1.一種應變SiGe垂直CMOS器件，其特征在于，溝道區為應變SiGe材料，且NMOS在溝道方向為張應變，PMOS在溝道方向為壓應變。2.根據權利要求I所述的應變SiGe垂直CMOS器件，其特征在于，垂直NMOS導電溝道為回型，且溝道方向與襯底表面垂直。3.—種權利要求1-2任一項所述應變SiGe垂直CMOS集成器件及電路制備方法，其特征在于，包括如下步驟 第一步、選取摻雜濃度為I X IO15 I X IO16CnT3的P型Si襯底片； 第二步、利用化學汽相淀積(CVD)的方法，在600 750°C，在襯底上連續生長五層材料第一層是厚度為O. 5 I. O μ m的N型Si外延層，摻雜濃度為5 X IO19 I X 102°cm_3，作為NMOS漏區；第二層是厚度為3 5nm的N型應變SiGe層，摻雜濃度為I 5 X IO18cnT3,Ge組分為10%，作為NMOS的第一 N型輕摻雜源漏結構(N-LDD)層；第三層是厚度為22 45nm的P型應變SiGe層，摻雜濃度為5 X IO16 5X 1017cnT3，Ge組分為梯度分布，下層為10%，上層為20 30%的梯度分布，作為NMOS溝道區；第四層是厚度為3飛nm的N型應變SiGe層，摻雜濃度為I 5X1018cm_3，Ge組分為為20 30%，作為NMOS的第二 N型輕摻雜源漏結構(N-LDD)層；第五層是厚度為200 400nm的N型Si層，摻雜濃度為5 X IO19 I X 1020cnT3，作為 NMOS 源區； 第三步、利用化學汽相淀積(CVD)的方法，在600 780°C，在襯底表面淀積一層SiO2,光刻PMOS有源區，利用干法刻蝕工藝，在PMOS有源區刻蝕出深度為O. 73 I. 45 μ m的深槽；利用化學汽相淀積(CVD)的方法，在600 750°C，在深槽中選擇性外延生長一層N型弛豫Si層，摻雜濃度為5 X IO16 5 X 1017cnT3，厚度為O. 72 I. 42 μ m,再生長一 N型應變SiGe層，摻雜濃度為5X IO16 5X 1017cnT3，Ge組分為10 30%，厚度為10 20nm，最后生長一本征弛豫Si帽層，厚度為3 5nm，將溝槽填滿，形成PMOS有源區；利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 第四步、利用化學汽相淀積(CVD)的方法，在600 780°C，在襯底表面淀積一層SiO2,光刻隔離區，利用干法刻蝕工藝，在隔離區刻蝕出深度為I 2μπι的深槽；利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，同樣將深槽內表面覆蓋，最后淀積SiO2將深槽內填滿，用化學機械拋光(CMP)方法除去多余的氧化層，形成深槽隔離；光刻NMOS源漏淺槽隔離，利用干法刻蝕工藝，在NMOS源漏隔離區刻蝕出深度為O. 3 O. 5 μ m的淺槽；利用化學汽相淀積(CVD)方法，在600 780°C，在淺槽內填充SiO2 ；用化學機械拋光(CMP)方法除去多余的氧化層，形成淺槽隔離； 第五步、利用化學汽相淀積(CVD)方法，在600 780°C，在襯底表面淀積一層SiO2和一層SiN，形成阻擋層；光刻NMOS漏溝槽，利用干法刻蝕工藝，刻蝕出深度為O. 4 O. 6 μ m的漏溝槽；利用化學汽相淀積(CVD)方法，在600 780°...

【專利技術屬性】
技術研發人員：宋建軍，胡輝勇，王斌，張鶴鳴，宣榮喜，舒斌，周春宇，郝躍，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：