本發明專利技術公開了一種設有信號反彈模塊的3D-SIC過硅通孔的測試裝置，發送端和接收端之間通過多條過硅通孔TSV相連接；發送端包括第一被測芯片、解碼器、控制單元CU、鎖存器D和雙向開關DSW；接收端包括第二被測芯片和信號反彈模塊；信號反彈模塊包括一個信號發生器F、多個延遲單元M和多個三態門；TSV的上端與接收端的延遲單元M和信號發生器F相連接；TSV的下端與發送端的解碼器和雙向開關DSW相連接；解碼器、鎖存器D和雙向開關DSW均與控制單元CU相連接；鎖存器D還與雙向開關DSW相連接。本發明專利技術的3D-SIC過硅通孔的測試裝置，具有可有效地解決在3D芯片制造過程中對失效TSV進行有效檢測困難的問題、面積和實踐開銷較小，功耗較低等優點。
【技術實現步驟摘要】
本專利技術涉及一種設有信號反彈模塊的3D-SIC過硅通孔的測試裝置。
技術介紹
隨著芯片制造工藝地不斷發展，芯片的尺寸不斷減小，性能不斷提高，延續了摩爾定律近半個世紀的輝煌。然而，半導體晶體管尺寸已經接近納米級，預示著芯片制造業將遇到一個極大的瓶頸，摩爾定律有可能就此失效。為了延續摩爾定律，繼續提升芯片的性能，3D芯片應運而生。在以往的集成電路中，所有的元件都是在一個平面上分布，即稱為2D集成電路。而3D集成電路的設計不同于2D集成電路的平面設計方法，它是將多個晶片(Die)垂直堆疊，通過硅通孔(TSV)互連，以實現垂直集成。從而獲得更小的體積、更好功耗和射頻性能。芯片的垂直堆疊方式可分為面對面堆疊(Face-to-Face Bonding)，面對背堆疊(Face-to-Back Bonding)和背對背堆疊(Back-to-Back Bonding)三種。其中面對面堆疊是兩個集成電路的金屬層垂直堆疊形成的，不需要通過TSV互連。而面對背堆疊和背對背堆疊方式并非兩個集成電路的金屬層直接接觸，所以必須通過TSV互連。在芯片堆疊技術中，兩層以上的集成電路堆疊就不可避免的要用到面對背堆疊和背對背堆疊方式。由此可見TSV在3D集成電路中的重要性。TSV技術(Through-Silicon Vias,過娃通孔)是通過在裸片(Die)和裸片之間、晶圓(Wafer)和晶圓之間、晶圓和裸片之間制作垂直導通，實現芯片之間互連的最新技術。一根TSV就代表一條垂直方向上的數據鏈路，用來傳輸信號。與以往的IC封裝和使用凸點的疊加技術不同，TSV能夠使芯片在三維方向堆疊的密度最大、夕卜形尺寸最小,并且大大改善芯片速度和低功耗的性能。然而由于工藝技術的限制，TSV在制造過程中可能會出現斷裂，注入不均勻和有雜質情況，導致出現短路和斷路現象。不能保證制作的所有TSV都是完好的。TSV的故障問題有很多，在注入導電銅階段，存在著注入不充分致使TSV斷裂或者TSV非常纖細的問題，導致信號傳輸時很容易出現故障。在TSV的制作中最后還有一個削薄的過程，TSV的直徑一般是rsum，打薄的過程容易造成TSV的斷裂。在晶圓的堆疊過程中，由于上下兩層要求TSV對準，但是數萬根的TSV都要對齊很難，而且還是在TSV的直徑那么小的情況下。由于TSV是一類高密度的互連線，在TSV自身產生的同時還會將熱量耦合到其附近的TSV中，從而加熱其附近的互連線。據悉，每增加10度，延遲就會增加5%，性能下降30%。因此散熱問題也是TSV亟待解決的一個問題。由于單個TSV的失效有可能會導致兩個已知能夠正常工作的晶圓或者芯片在堆疊后不能正常工作，這樣成本會急速上升。三維堆疊集成電路(3D-SIC)主要采用過硅通孔技術來實現模塊在垂直方向上的互連，但是硅通孔在制造過程或綁定后階段都有可能出現失效，導致整個芯片無法正常工作。為了提高3D芯片的成品率，降低制造成本，需要在制造過程中的不同階段對其進行測試，主要包括以下三個階段的測試綁定前測試(pre bond test)、綁定后測試(post bondtest)和最終測試(final test)。I、綁定前測試(pre bond test),也就是無疵內核測試(Known Good Die,KGD)。由于過硅通孔制作需要經過一系列工藝步驟，其中每個步驟都有可能出現問題，比如在注入導電銅階段，存在著注入不充分致使TSV斷裂或者TSV過于纖細等問題，需要對綁定前芯片進行測試，以去除有問題的芯片，從而降低成本，提高生產率。2、綁定后測試(post bond test),也就是無疵堆疊測試(Known Good Stack,KGS)。在多層芯片綁定過程中，可能由于綁定壓力過大、綁定界面出現絕緣或TSV未對準等現象，導致TSV出現短路或斷路情況，使得信號無法正常傳輸，所以要對綁定后芯片進行測試。3、最終測試(f inaI test),就是對最后封裝好的芯片進行測試,最終確定哪些芯片是合格的。 其中，TSV在綁定后出現故障的概率更高，且TSV作為一種重要的3D IC模塊通信的方式，因此綁定后測試顯得尤為重要。為了不影響芯片正常工作，在芯片中加入測試結構，利用模式切換方式來實現控制。對于TSV的綁定后測試，國內外的研究方案中主要有如下幾種方法I、通過使用BIST (Built-in Self Test，內建自測)方法，在綁定后兩層芯片中加入相同的測試結構，利用控制信號將測試矢量生成器(TPG, Test-Pattern Generator)生成的測試矢量進行傳輸前后的比較，進而達到測試的目的，實現較高的故障覆蓋率。但是這種方法，面積開銷和移位功耗較大；2、在綁定后TSV兩端加入相同的測試結構，利用電壓分割技術來實現測試；但是這種方法是建立在一定的理論基礎上，精度不夠高，而且控制信號復雜，實現起來困難；3、通過在每一層芯片上增加掃描鏈和掃描島的方法，利用這些掃描鏈和掃描島發送控制信號進行傳輸前后的比較，可以有效的達到測試TSV的目的。但是這種方法面積開銷大；4、通過對兩種TSV進行RC建模，使用電壓劃分和電荷共享技術來實現TSV綁定前測試，但是由于實際電路中存在噪聲，導致通過理論值計算來反映實際情況，精確性得不到保證；故障覆蓋率較低。
技術實現思路
本專利技術是為避免上述已有技術中存在的不足之處，提供了一種設有信號反彈模塊的3D-SIC過硅通孔的測試裝置，以解決在3D芯片制造過程中對失效TSV進行有效檢測困難的問題。本專利技術為解決技術問題，提供了一種設有信號反彈模塊的3D-SIC過硅通孔的測試裝置。設有信號反彈模塊的3D-SIC過硅通孔的測試裝置，其結構特點是，包括發送端和接收端；所述發送端和接收端之間通過多條過硅通孔TSV相連接；所述發送端包括第一被測芯片、解碼器、控制單元CU、鎖存器D和雙向開關DSW;所述接收端包括第二被測芯片和信號反彈模塊；所述信號反彈模塊包括一個信號發生器F、多個延遲單元M和多個三態門；所述過硅通孔TSV的上端與所述接收端的延遲單元M和信號發生器F相連接，所述延遲單元M均通過各自的三態門與所述信號發生器F相連接；所述過硅通孔TSV的下端與所述發送端的解碼器和雙向開關DSW相連接；所述解碼器、鎖存器D和雙向開關DSW均與所述控制單元CU相連接；所述鎖存器D還與所述雙向開關DSW相連接。本專利技術的設有信號反彈模塊的3D-SIC過硅通孔的測試裝置還具有以下技術特點。所述鎖存器D通過MOS場效應管與電源VDD相連接。 與已有技術相比，本專利技術有益效果體現在本專利技術提出了一種測試裝置，針對綁定后階段硅通孔進行測試，利用信號在導體中傳輸的不可逆性，在信號接收端增加反彈模塊，通過在發送端施加兩次不同測試激勵，利用觸發器和多路選擇器將兩次輸出結果進行異或，來達到測試目的。本專利技術通過對單個TSV施加兩次不同的測試矢量，分別是O和I。通過異或門邏輯比較兩次響應的結果，如果輸出是O,表不有故障；如果輸出時I，表不無故障。本專利技術的3D-SIC過硅通孔的測試裝置，利用信號在導體中傳輸的不可逆性，在信號接收端增加反彈模塊，通過在發送端施加兩次不同測試激勵，利用觸發器和多路選擇器將兩次輸出結果進行異或，來達到測試目的，有效地解決了在3D芯片制造過程中對本文檔來自技高網...
【技術保護點】
設有信號反彈模塊的3D？SIC過硅通孔的測試裝置，其特征是，包括發送端（1）和接收端（2）；所述發送端和接收端之間通過多條過硅通孔相連接；所述發送端包括第一被測芯片（101）、解碼器（102）、控制單元CU、鎖存器D和雙向開關DSW；所述接收端包括第二被測芯片（201）和信號反彈模塊；所述信號反彈模塊包括一個信號發生器F、多個延遲單元M和多個三態門（202）；所述過硅通孔的上端與所述接收端的延遲單元M和信號發生器F相連接，所述延遲單元M均通過各自的三態門（202）與所述信號發生器F相連接；所述過硅通孔的下端與所述發送端的解碼器（102）和雙向開關DSW相連接；所述解碼器（102）、鎖存器D和雙向開關DSW均與所述控制單元CU相連接；所述鎖存器D還與所述雙向開關DSW相連接。
【技術特征摘要】
【專利技術屬性】
技術研發人員：王偉，方芳，陳田，劉軍，唐勇，李潤豐，
申請(專利權)人：合肥工業大學，
類型：發明
國別省市：
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