PMOS晶體管的制造方法技術

本發明專利技術提供一種PMOS晶體管的制造方法，包括：提供半導體襯底；在半導體襯底上形成柵極；向所述半導體襯底、柵極以及柵極側墻注入三氟化氮，向所述半導體襯底注入P型源漏摻雜離子；進行退火工藝。在進行退火工藝后三氟化氮被激活，氟離子在所述半導體襯底與柵極的界面處形成鍵能較大的Si-F鍵，代替了相對較為不穩定的Si-H鍵，提高了半導體襯底與柵極界面的穩定性，從而降低了PMOS晶體管的負偏壓溫度不穩定效應；此外，氮離子進入柵極的柵介質層后，能夠抑制PMOS晶體管P型源漏摻雜離子的擴散，避免因P型源漏摻雜離子的擴散導致的各種缺陷，提高了柵介質層的介電性能，進而提高了柵介質層的擊穿電壓。

【技術實現步驟摘要】

本專利技術涉及集成電路制造領域，尤其涉及一種PMOS晶體管的制造方法。
技術介紹
隨著半導體器件的集成度越來越高，單個半導體器件尺寸越來越小，半導體器件尺寸不斷減小的同時，對半導體器件的晶體管性能要求同時日益提高，對晶體管可靠性的要求也隨之提高。在互補金屬氧化物半導體(CMOS)晶體管工藝中，對于PMOS晶體管 ，負偏壓溫度不穩定性(NBTI, Negative Bias Temperature Instability)是導致其在加壓或高溫作用時退化的主要原因，因此NBTI是PMOS晶體管可靠性評價的一個主要的考量因素。具體地，NBTI是指PMOS晶體管在偏置柵極電壓或高溫作用下，由于氫離子的擴散加劇導致柵介質層與半導體襯底界面處的硅氫鍵(Si-H)斷裂，形成載流子俘獲中心，從而造成參數漂移和器件退化，例如閾值電壓(Vt)漂移和飽和電流(Idasat)增大。隨著器件尺寸不斷減小，特別是作為柵介質層的氧化層或氮氧化層越來越薄時，NBTI性能的下降也變得越來越明顯，而NBTI特性的下降會引起器件的閾值電壓絕對值增大、截止電流(Itjff)的絕對值增大，并會引起器件的飽和漏極電流和跨導(Gm)絕對值減小，這些器件參數的變化會進一步降低晶體管的速度，并加大晶體管的失配性，甚至導致電路失效，直接影響器件的工作壽命。此外，在PMOS晶體管的發展過程中，柵介質層厚度的減小速度遠大于閾值電壓的減小速度，因此，相對來說閾值電壓的減小速度有限，但越來越薄的柵介質層引起的寄生電流增大卻非常明顯，甚至增大器件擊穿的發生概率。因此，提供一種減小PMOS晶體管負偏壓溫度不穩定性的制造方法成為業界亟待解決的技術問題。
技術實現思路
本專利技術的目的是提供一種PMOS晶體管的制造方法，以減小PMOS晶體管的負偏壓溫度不穩定性(NBTI)，提高PMOS晶體管的可靠性。為解決上述問題，本專利技術提供一種PMOS晶體管的制造方法，包括以下步驟提供半導體襯底，在所述半導體襯底上形成柵極；在所述柵極兩側形成柵極側墻；進行離子注入工藝，向所述半導體襯底、柵極以及柵極側墻注入三氟化氮，向所述半導體襯底注入P型源漏摻雜離子；進行退火工藝，激活三氟化氮以及P型源漏摻雜離子在所述半導體襯底中形成源極區和漏極區。可選的，首先向所述半導體襯底、柵極以及柵極側墻注入三氟化氮；然后向所述半導體襯底注入P型源漏摻雜離子。可選的，首先向所述半導體襯底中注入P型源漏摻雜離子；然后向所述半導體襯底、柵極以及柵極側墻注入三氟化氮。較佳的，所述三氟化氮的注入濃度為1013/cm3 IOlfVcm3。較佳的，所述三氟化氮的注入能量為5KeV 15KeV進一步的，所述P型源漏摻雜離子為硼離子。進一步的，所述柵極包括柵介質層及位于所述柵介質層表面的柵導電層。進一步的，所述柵介質層的材質為二氧化硅。進一步的，所述柵導電層的材質為多晶硅。與現有技術相比，本專利技術還包括注入三氟化氮的步驟，在進行退火工藝后三氟化氮被激活，氟離子在所述半導體襯底與柵極的界面處形成鍵能較大的Si-F鍵，代替了相對較為不穩定的Si-H鍵，提高了半導體襯底與柵極界面的穩定性，從而降低了 PMOS晶體管的負偏壓溫度不穩定(Negative Bias Temperature Instability, NBTI)效應；此外，氮離子進入柵極的柵介質層后，能夠抑制P型源漏摻雜離子的擴散，避免因P型源漏摻雜離子擴散導致的各種缺陷，提高了柵介質層的介電性能，進而提高了柵介質層的擊穿電壓。·附圖說明圖I為本專利技術一實施例中PMOS晶體管的制造方法的流程圖。圖2 圖6為本專利技術一實施例中PMOS晶體管制造過程中的結構示意圖。具體實施例方式為使本專利技術的內容更加清楚易懂，以下結合說明書附圖，對本專利技術的內容作進一步說明。當然本專利技術并不局限于該具體實施例，本領域內的技術人員所熟知的一般替換也涵蓋在本專利技術的保護范圍內。其次，本專利技術利用示意圖進行了詳細的表述，在詳述本專利技術實例時，為了便于說明，示意圖不依照一般比例局部放大，不應以此作為對本專利技術的限定。圖I為本專利技術一實施例中PMOS晶體管的制造方法的流程圖。圖2 圖6為本專利技術一實施例中PMOS晶體管制造過程中的結構示意圖。請結合圖I至圖6，本專利技術提供一種PMOS晶體管的制造方法，包括以下步驟步驟SOl :提供半導體襯底101。如圖2所示，所述半導體襯底101的材質可以為單晶硅、多晶硅或非晶硅，也可以為硅、鍺、砷化鎵或硅鍺化合物，當然，在半導體襯底101的表面還可以具有外延層或絕緣層上硅結構(圖中未標示)。進一步的，在所述半導體襯底101中還形成有N阱103以及淺溝槽隔離結構102，可利用離子注入工藝在襯底101中形成所述N阱103，注入離子為N型離子(例如磷離子)，N阱103及淺溝槽隔離結構102的形成方法為本領域技術人員所熟知，在此不贅述；步驟S02 :在半導體襯底101上形成柵極105。如圖3所不,所述柵極105包括柵介質層105a及位于所述柵介質層105a表面的柵導電層105b ;所述柵介質層105a的材質例如為二氧化娃,所述柵導電層105b的材質例如為多晶硅。其中，所述柵極105可利用以下步驟形成首先，利用熱氧化生長或化學氣相沉積的方法在所述半導體襯底101表面形成柵介質薄膜，其中較佳的采用熱氧化法生長，所述柵介質薄膜為氧化娃，厚度為20埃 50埃；接著,在所述柵介質薄膜上形成柵導電薄膜，所述柵導電薄膜例如為多晶硅，可利用常壓化學氣相沉積(APCVD)、低壓化學氣相沉積(LPCVD)、等離子輔助化學氣相沉積等方法形成所述柵導電薄膜，因為LPCVD具有優良的臺階覆蓋能力，故優選利用LPCVD形成柵導電薄膜；接下來，利用光刻工藝在柵導電薄膜表面形成光刻膠圖形，對光刻膠進行曝光、顯影，并以顯影后的光刻膠圖形為掩模，依次刻蝕所述柵導電薄膜和柵介質薄膜，最終形成柵介質層105a和柵導電層105b組成的柵極。步驟S03 :如圖4所示，在所述柵極105兩側形成柵極側墻111。其中，所述柵極側墻111的材質例如為氧化硅或氮化硅。所述柵極側墻111的形成方法如下首先，利用CVD工藝在半導體襯底101表面形成柵極側墻薄膜，所述柵極側墻薄膜覆蓋所述柵極105 ;接著，對所述柵極側墻薄膜進行回刻蝕工藝，最終在所述柵極105兩側形成柵極側墻111。步驟S04 :進行離子注入工藝，向所述半導體襯底101、柵極105以及柵極側墻111 注入三氟化氮，并向所述半導體襯底101注入P型源漏摻雜離子。如圖5所示，所述離子注入工藝依次包括以下步驟首先，沿圖I中200方向，向所述半導體襯底101中、柵極105及柵極側墻111中注入三氟化氮，所述三氟化氮的注入濃度為IO1Vcm3 IOlfVcm3，三氟化氮的注入能量為5KeV 15KeV ;接著，以所述柵極105及柵極側墻111為掩模，向所述半導體襯底101中注入P型源漏摻雜離子，在所述半導體襯底101中形成源/漏摻雜區108，其中所述P型源漏摻雜離子可以為硼離子或其他P型摻雜離子。需要說明的是，上述離子注入工藝中注入三氟化氮以及注入P型源漏摻雜離子的步驟的先后順序可以互換，同樣能夠達到本專利技術的目的。步驟S05 :如圖6所示，進行退火工藝，激活三氟化氮以及P型源漏摻雜離子，從而在本文檔來自技高網...

【技術保護點】
一種PMOS晶體管的制造方法，其特征在于，包括：提供半導體襯底；在所述半導體襯底上形成柵極；在所述柵極兩側形成柵極側墻；進行離子注入工藝，向所述半導體襯底、柵極以及柵極側墻注入三氟化氮，并向所述半導體襯底中注入P型源漏摻雜離子；進行退火工藝，激活三氟化氮以及P型源漏摻雜離子，以在所述半導體襯底中形成源極區和漏極區。

【技術特征摘要】

【專利技術屬性】
技術研發人員：馮軍宏，甘正浩，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：