具有金屬柵極的半導體元件及其制作方法技術

本發明專利技術公開一種具有金屬柵極的半導體元件及其制作方法，該半導體元件包括具有多個淺溝隔離的基底、至少一設置于該基底上的金屬柵極、以及至少一對設置于該金屬柵極兩側的輔助結構。

【技術實現步驟摘要】

本專利技術涉及一種，尤指一種實施后柵極(gate last)工藝的。
技術介紹
在已知半導體產業中，多晶硅廣泛地應用于半導體元件如金屬氧化物半導體(metal-oxide-semiconductor, M0S)晶體管中，作為標準的柵極材料選擇。然而，隨著MOS晶體管尺寸持續地微縮，傳統多晶娃柵極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的耗層效應(depletion effect)等問題,使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界進一步嘗試新的柵極材料，例如利用具有功函數(work function)金屬的導體來取代傳統的多晶硅柵極，用以作為匹配高介電常數(high-K)柵極介電層的控制電極。而金屬柵極結構的制作方法可大致分為前柵極(gate first)工藝及后柵極(gatelast)工藝兩大類。其中前柵極工藝會在形成金屬柵極結構后始進行源極/漏極超淺結面活化回火以及形成金屬硅化物等高熱預算工藝，因此使得材料的選擇與調整面對較多的挑戰。為避免上述高熱預算環境并獲得較寬的材料選擇，業界提出以后柵極工藝取代前柵極工藝的方法。然而，后柵極工藝雖可避免源極/漏極超淺結面活化回火以及形成金屬硅化物等高熱預算工藝，而具有較寬廣的材料選擇，但對于確保金屬柵極具有應有高度仍面臨復雜工藝的整合性要求。
技術實現思路
因此，本專利技術提供一種可確保金屬柵極具有應有高度的制作方法以及具有金屬柵極的半導體元件。本專利技術提供一種具有金屬柵極的半導體元件的制作方法，該制作方法首先提供基底，且該基底內形成有多個淺溝絕緣(shallow trench isolation,以下簡稱為STI),而該基底上則形成有多晶硅層。圖案化該多晶硅層，以于該基底上形成至少一個虛置柵極(dummy gate)以及至少一對輔助結構，且這些輔助結構分別設置于該虛置柵極的兩側，且分別設置于該STI上。隨后于該基底上形成至少一個半導體元件，且該半導體元件包括該虛置柵極。待形成該半導體元件后，于該基底上形成介電層結構，最后移除部分該介電層結構以暴露出該半導體元件的該虛置柵極與這些輔助結構。本專利技術還提供一種具有金屬柵極的半導體元件，該半導體元件包括有具有多個STI的基底、至少一設置于該基底上的金屬柵極、以及至少一對設置于該金屬柵極兩側的輔助結構，且這些輔助結構設置于該STI上。根據本專利技術所提供的具有金屬柵極的半導體元件的制作方法，于形成虛置柵極的同時于其兩側分別形成輔助結構。由于輔助結構的存在，在移除介電層結構以暴露出虛置柵極時，工藝上對于虛置柵極邊緣的耗損，尤其是虛置柵極與介電層結構接壤處的耗損，可轉移至輔助結構的邊緣，尤其是輔助結構與介電層結構接壤處。因此在暴露出虛置柵極后，虛置柵極邊緣的高度與虛置柵極中央的高度相同，而后續移除虛置柵極形成的柵極溝槽可獲得與虛置柵極高度相同的深度。更重要的是，形成于柵極溝槽內的金屬柵極可獲得與虛置柵極相同的高度，進而可提供符合期待的電性表現。附圖說明圖I與圖2為采用后柵極工藝的金屬柵極結構制作方法的示意圖。圖3至圖9為本專利技術所提供的一種具有金屬柵極的半導體元件的制作方法的第一優選實施例的示意圖，其中圖9為俯視圖，而圖3至圖8為圖9中沿A-A’切線獲得的剖面圖。圖10為本專利技術所提供的一種具有金屬柵極的半導體元件的制作方法的第二優選實施例的俯視圖。 圖11為有無設置輔助結構對于虛置柵極高度的影響的比較圖。附圖標記說明100基底102柵極介電層104多晶硅層106輕摻雜漏極108間隙壁110源極/漏極112金屬硅化物 114接觸洞蝕刻停止層116 內層介電層120虛置柵極130 柵極溝槽Ii1 原本高度h2 損耗高度200 基底202淺溝隔離202a主動區域204柵極介電層206 多晶硅層208圖案化硬掩模210 虛置柵極212輔助結構212a輔助結構214輔助結構220 輕摻雜漏極222第一間隙壁224 第二間隙壁226源極/漏極228 金屬硅化物230半導體元件240 介電層結構242接觸洞蝕刻停止層244 內層介電層250金屬柵極252 功函數金屬層 254填充金屬層W 寬度D1 第一間距D2 第二間距H1 第一高度H2 第二高度S 線寬具體實施例方式請參閱圖I與圖2，圖I與圖2為采用后柵極工藝的具有金屬柵極的半導體元件的制作方法的示意圖。如圖I所示，后柵極工藝中，于基底100上先形成通過圖案化硬掩模(圖未示)定義的虛置柵極(dummy gate)或取代柵極(replacement gate) 120,虛置/取代柵極120可包括高介電常數(high dielectric constant,以下簡稱為high_k)柵極介電層102、作為底部阻障層的氮化鈦層(圖未示)以及多晶硅層104。虛置柵極120具有高度h1；高度Ii1約略等于多晶硅層104的厚度，且虛置柵極120的高度Ii1可作為后續柵極溝槽的深度以及金屬柵極的高度。隨后，在完成一般η型與P型晶體管的其他元件如輕摻雜漏極(lightly-doped drain, LDD) 106、間隙壁 108、源極 / 漏極 110、金屬娃化物(silicide) 112等以及接觸洞蝕刻停止層(contact etch stop layer,以下簡稱為CESL) 114與內層介電(inter-layer dielectric,以下簡稱為ILD)層116的制作后,將虛置柵極120的多晶娃層104移除。請繼續參閱圖I。在移除多晶硅層104時，首先通過平坦化工藝如化學機械拋光(chemical mechanical polishing,以下簡稱為CMP)研磨工藝移除多余的ILD層116與CESL 114，而暴露出虛置柵極120的圖案化硬掩模。接下來利用另一 CMP工藝移除ILD層116XESL 114與圖案化硬掩模，而如圖I所示暴露出多晶硅層104。值得注意的是，在移除·ILD層116、CESL 114與圖案化硬掩模時，理論上應通過多晶硅層104與周圍包括絕緣材料·的ILD層116、CESLl 14與圖案化硬掩模蝕刻率不同的特性，而使得CMP工藝可停止在多晶硅層104。然而實際上卻常在多晶硅層104邊緣，尤其是與圖案化硬掩模甚或是間隙壁108接壤的邊緣處，發生多晶硅層104以及間隙壁108遭移除的現象，使得CMP工藝后的多晶硅層104中央與邊緣具有高度差。如圖I所示，虛置柵極120中央具有原本高度Ii1 ;但虛置柵極120邊緣卻因CMP工藝損耗而獲得另一損耗高度h2，且原本高度Ii1明顯大于耗損高度h2。請參閱圖2。接下來移除虛置柵極120的多晶硅層104，而形成柵極溝槽130。值得注意的是，為了強調虛置柵極120的原本高度Ii1，在圖2中，被移除的虛置柵極120的原本高度h以虛線繪示出。由圖2可知，在移除多晶硅層104形成柵極溝槽130后，柵極溝槽130的深度并非原本虛置柵極120的原本高度Ii1，而等于因CMP損耗而獲得的損耗高度h2。因此，在后續柵極溝槽130內填入功函數金屬材料與填充金屬材料用以制作金屬柵極結構(圖未示)時，金屬柵極的高度并不等于虛置柵極120的原本高度h1;而是等于耗損高本文檔來自技高網...

【技術保護點】
一種具有金屬柵極的半導體元件的制作方法，包括：提供基底，該基底內形成有多個淺溝隔離，該基底上形成有多晶硅層；圖案化該多晶硅層，以于該基底上形成至少一虛置柵極以及至少一對輔助結構，該多個輔助結構分別設置于該虛置柵極的兩側，且分別設置于該多個淺溝隔離上；于該基底上形成至少一個半導體元件，且該半導體元件包括該虛置柵極；于該基底上形成介電層結構；以及移除部分該介電層結構以暴露出該半導體元件的該虛置柵極與該多個輔助結構。

【技術特征摘要】

【專利技術屬性】
技術研發人員：徐俊偉，黃柏誠，蔡騰群，許嘉麟，林志勛，陳彥銘，陳佳禧，龔昌鴻，
申請(專利權)人：聯華電子股份有限公司，
類型：發明
國別省市：