半導體存儲裝置制造方法及圖紙

本發明專利技術提供一種半導體存儲裝置。在具有分層位線結構的SRAM(靜態隨機存取存儲器)中，利用對與存儲器單元相連的局部位線(LBL/NLBL)進行預充電的P溝道晶體管(10a、10b)、柵極與局部位線相連且漏極與全局位線(GBL/NGBL)相連的P溝道晶體管(8a、8b)、和柵極與全局位線相連且漏極與局部位線相連的N溝道晶體管(9a、9b)來構成局部SA(讀出放大器)電路(2)。由此，無需細致的定時控制就能實現寫入時的向非選擇存儲單元的恢復動作，并且也能實現基于反饋功能的讀出動作的高速化，且也能達成節省面積化。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及半導體存儲裝置，尤其涉及在防止數據寫入時的非選擇存儲單元的數據破壞的同時降低了構成元件數的半導體存儲裝置。
技術介紹
在以往的SRAM(靜態隨機存取存儲器)中存在下述問題由于構成存儲器單元的晶體管的微細化而使晶體管特性的偏差變大，在存儲器動作中所保持的存儲器單元數據會被破壞。作為防止讀出動作時的數據破壞的方法，有將位線劃分成寫入用和讀出用的技術。另外，作為防止寫入動作時的非選擇存儲單元的數據破壞的方法，有對從非選擇存儲單元讀出的數據進行返寫、恢復或回寫(writeback)的技術(參照專利文獻I以及2)。另一方面，還公知下述技術將與存儲器單元有直接關系的局部(local)位線設定得較短，使用針對每條局部位線設定了局部SA(讀出放大器，sense amplifier)電路的分層位線結構(參照專利文獻3以及非專利文獻I)。在先技術文獻專利文獻專利文獻I :日本特開2007-4888號公報專利文獻2 :國際公開第2008/032549號專利文獻3 日本特開2000-207886號公報非專利文獻非專利文獻I K. Takeda, et al. , " Multi-step Word-line ControlTechnologyin Hierarchical Cell Architecture for Scaled-down High-densitySRAMs ",Technical Digest of Technical Papers,2010Symposium on VLSICircuits,pp. 101-102.
技術實現思路
專利技術要解決的技術問題在以上述以往的分層位線結構所配置的局部SA電路中，在為單端型(參照專利文獻3)的情況下，每一條位線需要22個元件，即便在為交叉耦合型(參照非專利文獻I)的情況下，每一條位線也需要8個元件，故存在SRAM的面積開銷大這一問題。本專利技術正是為了解決上述問題而提出的，其目的在于提供一種在防止存儲器單元的數據破壞的同時降低了 SA電路的構成元件數的半導體存儲裝置。用于解決技術問題的技術方案為了解決上述問題，本專利技術在具備構成一對信號線的第I以及第2信號線、構成另一對信號線的第3以及第4信號線、與所述第I以及第2信號線連接的存儲器單元、和介于所述第I以及第2信號線與所述第3以及第4信號線之間的SA電路的半導體存儲裝置中，利用6元件的晶體管來構成所述SA電路。即所述SA電路具備第I導電型的第I晶體管，具有與預充電信號連接的柵極、與第I電源電位連接的源極、和與所述第I信號線連接的漏極；第I導電型的第2晶體管，具有與所述預充電信號連接的柵極、與所述第I電源電位連接的源極、和與所述第2信號線連接的漏極;第I導電型的第3晶體管，具有與所述第I信號線連接的柵極、與所述第I電源電位連接的源極、和與所述第3信號線連接的漏極；第I導電型的第4晶體管，具有與所述第2信號線連接的柵極、與所述第I電源電位連接的源極、和與所述第4信號線連接的漏極；第2導電型的第5晶體管，具有與所述第3信號線連接的柵極、與第2電源電位連接的源極、和與所述第I信號線連接的漏極；和第2導電型的第6晶體管，具有與所述第4信號線連接的柵極、與所述第2電源電位連接的源極、和與所述第2信號線連接的漏極。另外，根據另一觀點，本專利技術在具備存儲器單元、與所述存儲器單元相連的位線、和與所述位線相連的SA電路的半導體存儲裝置中，所述SA電路為單端構成、且具備向所述位線回寫從所述存儲器單元讀出的數據的功能，并且利用向所述位線回寫數據的功能來實現向所述存儲器單元的數據寫入動作。專利技術效果 根據本專利技術，由于具備無需細致的定時控制就能向存儲器單元回寫寫入動作時的非選擇存儲單元的數據這一功能，因此能夠實現在防止存儲器單元的數據破壞的同時降低了 SA電路的構成元件數的半導體存儲裝置。附圖說明圖I是表示本專利技術的實施方式I中的半導體存儲裝置的主要構成的框圖。圖2是表示圖I中的存儲器單元的詳細構成例的電路圖。圖3是表示圖I中的局部SA電路的詳細構成例的電路圖。圖4是表示本專利技術的實施方式I中的半導體存儲裝置的主要動作的時序圖。圖5是表示本專利技術的實施方式2中的半導體存儲裝置的主要構成的框圖。圖6是表示圖5中的存儲器單元的詳細構成例的電路圖。圖7是表示本專利技術的實施方式2中的半導體存儲裝置的主要動作的時序圖。圖8是表示本專利技術的實施方式3中的半導體存儲裝置的主要構成的框圖。圖9是表示圖8中的局部SA電路的詳細構成例的電路圖。圖10是表示本專利技術的實施方式4中的半導體存儲裝置的主要構成的框圖。圖11是表示圖10中的局部SA電路的詳細構成例的電路圖。具體實施例方式以下，基于附圖來詳細說明本專利技術的實施方式。其中，在以下的各實施方式中，對具有與其他實施方式同樣的功能的構成要素賦予同一符號，并省略其說明。《實施方式I》圖I是表示本專利技術的實施方式I中的半導體存儲裝置的主要構成的框圖。圖I的半導體存儲裝置具備存儲器單元(MC)I ;存儲器單元I被配置成矩陣狀的存儲器單元陣列3 ;對存儲器單元I的數據的輸入輸出進行控制的字線WL〈0> WL〈3> ;用于選擇并激活字線的行解碼器5 ;局部SA電路2 ;按照將存儲器單元I和局部SA電路2相連的方式分別構成一對信號線的局部位線LBL〈0>/NLBL〈0> LBL〈3>/NLBL〈3> ;用于對局部SA電路2的預充電信號PC〈0> PC〈1>進行控制的局部SA控制電路6 ;與局部SA電路2相連并分別構成一對信號線的全局位線GBL〈0>/NGBL〈0>以及GBL〈1>/NGBL〈1> ;具備能夠對全局位線GBL<0>/NGBL<0>以及GBL〈1>/NGBL〈1>的任意一方的信號進行選擇的功能的接口(IF)電路7;與IF電路7相連的時鐘信號CLK、數據輸入信號DI以及數據輸出信號DO。此外，在圖I中，為了簡化附圖，僅示出8個存儲器單元1，但是存儲器單元I的個數是任意的。另外，字線的個數、局部位線的個數、全局位線的個數也分別是任意的。尤其是，圖I示出具有與以固有的單位被配置的存儲器單元I直接相連且布線長度短的局部位線LBL〈0>/NLBL〈0> LBL〈3>/NLBL〈3>、和按照通過局部SA電路2之后與所有的局部位線相連的方式被配置在存儲器單元陣列3上且布線長度長的全局位線GBL〈0>/NGBL<0>以及GBL〈1>/NGBL〈1>的、分層位線結構的半導體存儲裝置。圖2是表示圖I中的存儲器單元I的詳細構成例的電路圖。如圖2所示，存儲器單元I由第I單元晶體管21a、第2單元晶體管21b、第3單元晶體管22a、第4單元晶體管 22b、第5單元晶體管23a和第6單元晶體管23b而構成。第I單元晶體管21a為具有與VDD電位連接的源極、與第I存儲節點連接的漏極、和與第2存儲節點連接的柵極的P溝道晶體管。第2單元晶體管21b為具有與VDD電位連接的源極、與第2存儲節點連接的漏極、和與第I存儲節點連接的柵極的P溝道晶體管。第3單元晶體管22a為具有與VSS電位連接的源極、與第本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：黑田直喜，
申請(專利權)人：松下電器產業株式會社，
類型：
國別省市：