用同步耦合編程非易失性存儲器制造技術

用于編程非易失性存儲器的處理通過相鄰字線的同步耦合能夠實現更快速的變成速度和/或更準確的編程。編程的處理包括升高連接到一組連接的非易失性存儲元件的字線集的電壓。該字線集包括所選字線（WLn）、與所選字線相鄰的未選字線（WLn+1/WLn-1）以及其他未選字線（WLunsel）。在升高該字線集的電壓之后，該處理包括將所選字線進一步升高到編程電壓（Vpgm）以及與將所選字線升高到編程電壓同時，將與所選字線相鄰的未選字線進一步升高到一個或多個電壓電平（Vint1，Vint2，Vint3）。該編程電壓致使所述非易失性存儲元件中的至少一個經歷編程。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及編程非易失性存儲器。
技術介紹
半導體存儲器器件已經變得更普遍用在各種電子設備中。例如，非易失性半導體存儲器用在蜂窩電話、數字相機、個人數字助理、移動計算設備、非移動計算設備和其他設備中。電可擦除可編程只讀存儲器(EEPROM)和閃存是最普遍的非易失性半導體存儲器之中的。EEPROM和閃存兩者利用位于半導體基板中的溝道區域之上并與該溝道區域隔離 的浮置柵極。該浮置柵極位于源極和漏極區域之間。在浮置柵極之上并與該浮置柵極隔離地提供控制柵極。晶體管的閾值電壓由浮置柵極上保留的電荷量控制。即，在晶體管道通之前必須施加到控制柵極以允許在其源極和漏極之間導電的最小電壓量由浮置柵極上的電荷水平控制。當編程EEPROM或者閃存器件時，通常編程電壓被施加到控制柵極，并且位線接地。來自溝道的電子被注入浮置柵極中。當電子在浮置柵極中累積時，浮置柵極變得負充電(negatively charged),并且存儲器單元的閾值電壓升高,使得存儲器單元處于被編程狀態。可以在題為“Source Side Self Boosting Technique for Non-Volatile Memory”的美國專利 6，859，397 和題為“Detecting Over Programmed Memory”的美國專利 6，917，542中找到關于編程的更多信息，這兩個專利通過全部引用被合并于此。一些EEPROM和閃存器件具有用于存儲兩個范圍的電荷的浮置柵極，因此，可以在兩個狀態之間編程/擦除存儲器單元對應于數據“I”和數據“O”的被擦除狀態和被編程狀態。這樣的器件被稱為二進制器件。通過識別多個不同的允許閾值電壓范圍來實現多狀態存儲器單元。每個不同的閾值電壓范圍對應于針對該數據位集的預定值。被編程到存儲器單元中的數據和存儲器單元的閾值電壓范圍之間的具體關系依賴于對存儲器單元采用的數據編碼方案。例如，美國專利號6，222，762和美國專利申請公開號2004/0255090描述了對于多狀態閃存單元的各種數據編碼方案，兩者通過全部引用被合并于此。為了將編程電壓施加到被編程的單元的控制柵極，將該編程電壓施加在適當的字線上。在NAND閃存中，該字線還連接到利用同一字線的每個NAND串中的一個單元。當希望編程字線上的一個存儲器單元(或者存儲器單元的子集)而不編程連接到同一字線的其他存儲器單元時，出現問題。因為編程電壓被施加到連接到字線的所有存儲器單元，所以該字線上的未被選擇的單元(不將被編程的存儲器單元)可能變得無意地被編程。所選字線上的未選存儲器單元的非意圖的編程被稱為“編程干擾”。可以采用幾種技術來防止編程干擾。在已知為“自升壓”的一種方法中，在編程期間，未選位線被電隔離，并且通過電壓(例如7-10伏)被施加到未選字線。未選字線耦接到未選位線，致使電壓存在于未選位線的溝道中，這趨向于降低編程干擾。自升壓致使電壓升壓存在于溝道中，這趨向于降低在隧道氧化物兩端的電壓，并因此降低編程干擾。避免編程干擾的其他技術包括局部自升壓(“LSB”)和擦除區域自升壓(“EASB”)。LSB和EASB兩者試圖將先前編程的存儲器單元的溝道與被禁止的存儲器單元的溝道隔離。利用LSB技術，被編程的存儲器單元的位線接地，并且具有被禁止的存儲器單元的串的位線處于Vdd。在所選字線上驅動編程電壓。與所選字線相鄰的字線處于零伏，并且其余未選字線處于Vpass。EASB類似于LSB，只是僅源極側相鄰字線處于零伏。修正擦除區域自升壓(“ REASB ”)是關于EASB的變型。利用升壓和編程技術的每個，需要在字線上驅動信號。通常，字線具有不可忽略的電阻和電容，由此導致相當大的RC時間常數。從而，整體NAND快閃寫速度被系統必須等待字線達到目標編程電壓的時間量而降低。如果系統不減慢寫處理以完全適應字線的RC延遲，則被編程在給定編程電壓的存儲器單元的閾值電壓分布(“自然Vt分布”)將經歷展寬。在連接到驅動器的字線的末尾附近的存儲器單元通常具有更高的閾值電壓，而在該字線的另一端的存儲器單元將具有更低的閾值電壓。更寬的自然Vt分布可能具有多種有害影響， 比如更慢的數據編程、更差的編程干擾或者更寬的最終編程的分布。附圖說明圖I是NAND串的頂視圖。圖2是NAND串的等效電路圖。圖3是非易失性存儲器系統的框圖。圖4是繪出存儲器陣列的一個實施例的框圖。圖5是繪出感測塊的一個實施例的框圖。圖6繪出閾值電壓分布的示例集并繪出示例的編程處理。圖7繪出閾值電壓分布的示例集并繪出示例的編程處理。圖8A-8C繪出閾值電壓分布的例子以及示例的編程處理。圖9是示出閾值電壓分布和存儲器單元中存儲的數據之間的關系的一個例子的表。圖10是描述用于操作非易失性存儲器的處理的一個實施例的流程圖。圖11是描述用于編程非易失性存儲器的處理的一個實施例的流程圖。圖12是描述用于進行對于非易失性存儲器的編程操作的處理的一個實施例的流程圖。圖13-17是描述對于各個實施例當應用編程脈沖時各個信號的行為的時序圖。圖18是描述用于進行對于非易失性存儲器的編程操作的處理的一個實施例的流程圖。具體實施例方式公開了用于編程非易失性存儲器的處理，該處理能夠通過相鄰字線的同步耦合而實現更快的編程速度和/或更準確的編程。例如，優化的波形可以用于所選字線(例如連接到被選擇用于編程的一個或多個存儲器單元的字線)和相鄰字線，該波形首先將這些字線升高到一個或多個中間電平，然后將所選字線和相鄰字線同時升高到各自的目標電平。可以用于實現在此所述的技術非易失性存儲系統的一個例子是使用NAND結構的閃存系統，這包括夾在兩個選擇柵極之間串聯布置多個晶體管。串聯的晶體管和選擇柵極被稱為NAND串。圖I是示出一個NAND串的頂視圖。圖2是其等效電路圖。圖I和2中繪出的NAND串包括串聯并夾在第一(漏極側)選擇柵極120和第二 (源極側)選擇柵極122之間的四個晶體管100、102、104和106。選擇柵極120將NAND串經由位線接觸126連接到位線。選擇柵極122將NAND連接到源極線128。通過向選擇線SGD施加適當的電壓來控制選擇柵極120。通過向選擇線SGS施加適當的電壓來控制選擇柵極122。每個晶體管100、102、104和106具有控制柵極和浮置柵極。例如，晶體管100具有控制柵極100CG和浮置柵極100FG。晶體管102包括控制柵極102CG和浮置柵極102FG。晶體管104包括控制柵極 104CG和浮置柵極104FG。晶體管106包括控制柵極106CG和浮置柵極106FG。控制柵極100CG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WLl，控制柵極106CG連接到字線WLO。注意，盡管圖I和2示出NAND串中的四個存儲器單元，但是提供四個晶體管的使用僅作為例子。NAND串可以具有少于四個存儲器單元或者多于四個存儲器單元。例如，一些NAND串將包括八個存儲器單元、16個存儲器單元、32個存儲器單元、64個存儲器單元、128個存儲器單元，等等。在此的討論不限于NAND串中的存儲器單元的任何具體數量。一個實施例使用具有66個存儲器單元的NAND串，其中64個存儲器單元用于存儲數據，并且兩個存本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：N莫克萊西，H欽，東谷政昭，
申請(專利權)人：桑迪士克科技股份有限公司，
類型：
國別省市：