本發明專利技術公開了一種減小堆疊芯片上互連輸入輸出管腳面積的方法，在制作堆疊芯片的過程中，通過降低互連輸入輸出管腳中驅動晶體管的數量、尺寸，以及降低互連輸入輸出管腳中抗靜電放電器件晶體管的數量、尺寸，減小互連輸入輸出管腳面積；其中堆疊芯片采用微控制器標準系統總線作為管腳進行互連。本發明專利技術通過減小在用微控制器標準系統總線做管腳互連的上下堆疊多顆芯片上互連輸入輸出管腳中驅動電路尺寸和抗靜電釋放電路尺寸，以及減少驅動電路晶體管數量和抗靜電釋放電路晶體管數量，從而減小互連輸入輸出管腳面積，最終減小芯片面積，降低芯片成本。
【技術實現步驟摘要】
本專利技術涉及芯片堆疊
，尤其涉及。
技術介紹
由于數字和模擬電路不能同時隨著集成電路制造工藝尺寸的不斷縮小而等比例縮小，所以當工藝不斷越來越先進的時候，用同一種工藝把數模混合片上系統實現在同一顆芯片上的成本就會越來越不優化。現在基于芯片堆疊技術，把片上系統中的數字邏輯單元和模擬電路分開，把面積能夠隨著等工藝尺寸不斷縮小而等比例縮小的數字邏輯單元實現在先進的小尺寸工藝芯片上，把面積不能隨著工藝尺寸不斷縮小而等比例縮小的模擬電路實現在折舊完畢且價格低廉的大尺寸工藝芯片上，用微控制器標準系統總線做管腳互連上下堆疊芯片的方法也隨之出現。 由于這些微控制器標準系統總線是片上系統(SOC)的內部互連線，不會用于對外封裝，所以這些互連線信號不會去驅動外部電路，且這些用于互連上下多顆堆疊芯片的管腳不會受到來自于整個封裝后SOC芯片外部靜電放電(ESD)的沖擊，所以這些用于互連上下堆疊芯片且用微控制器標準系統總線做的管腳的驅動能力和防ESD的能力都不需要很強。這不像傳統存儲器工業，比如DRAM，FLAH等，為了得到大容量，經常會把多個DRAM或者FLASH芯片通過芯片堆疊技術封裝起來，為了降低成本，這些DRAM和FLASH的輸入輸出管腳的驅動能力和防ESD能力都很強，能做到單顆芯片與多顆堆疊都能實現，所以它們的輸入輸出管腳的驅動和防ESD能力都不能減小。
技術實現思路
本專利技術克服了
技術介紹
中堆疊芯片中互連管腳驅動能力過大與抗靜電釋放能力過強，從而導致堆疊芯片間互連輸出輸入管腳面積過大的問題，提出了。本專利技術降低了輸出管腳驅動能力以及互連輸入輸出管腳抗靜電釋放能力以達到降低輸出輸入管腳的面積的目的。本專利技術提出了，在制作堆疊芯片的過程中，通過降低互連輸入輸出管腳中驅動晶體管的數量、尺寸，以及降低所述互連輸入輸出管腳中抗靜電放電器件晶體管的數量、尺寸，減小所述互連輸入輸出管腳面積；其中所述堆疊芯片采用微控制器標準系統總線作為管腳進行互連。其中，所述驅動晶體管包括PMOS晶體管、NMOS晶體管。其中，所述抗靜電放電器件晶體管包括MOS管、二極管。其中，所述輸入輸出管腳中驅動晶體管的尺寸至少減小至原有尺寸的10% ;所述輸入輸出管腳中驅動晶體管的數量最多減少至I個。其中，所述互連輸入輸出管腳中抗靜電釋放電路的尺寸或數量最多減至原有尺寸或數量的1/4。其中，所述堆疊芯片通過微控制器標準系統總線作為互連管腳上下堆疊。其中，進一步包括減小所述互連輸入輸出管腳中驅動晶體管的數量和尺寸使所述驅動晶體管足以驅動與所述驅動晶體管在同一個互連線上另一端的輸入輸出管腳。其中，進一步包括減小所述互連輸入輸出管腳中抗靜電放電器件晶體管的數量和尺寸使所述抗靜電放電器件晶體管的抗靜電釋放能力足以抵抗在互連堆疊芯片管腳時所產生的靜電。本專利技術通過減小在用微控制器標準系統總線做管腳互連的上下堆疊多顆芯片上互連輸入輸出管腳中驅動電路尺寸和抗靜電釋放電路尺寸，以及減少驅動晶體管數量和抗靜電釋放晶體管數量，從而減小互連輸入輸出管腳面積，最終減小芯片面積，降低芯片成本。附圖說明·圖I為實施例中通用的輸出管腳驅動電路圖。圖2為通用印刷電路板上一個主從芯片電路連接圖。圖3為堆疊芯片上下互連線連接圖。具體實施例方式下面結合附圖和實施例對本專利技術的具體實施方式做進一步詳細的說明，但不應以此限制本專利技術的保護范圍。本專利技術的減小堆疊芯片上互連輸入輸出管腳面積的方法，在制作堆疊芯片的過程中，通過降低互連輸入輸出管腳中驅動晶體管的數量、尺寸，以及降低互連輸入輸出管腳中抗靜電放電器件晶體管的數量、尺寸，減小互連輸入輸出管腳面積；其中堆疊芯片采用微控制器標準系統總線作為管腳進行互連。其中，驅動晶體管包括PMOS晶體管、NMOS晶體管。其中，抗靜電放電器件晶體管包括MOS管、二極管。其中，輸入輸出管腳中驅動晶體管的尺寸至少減小至原有尺寸的10% ;輸入輸出管腳中驅動晶體管的數量最多減少至I個。其中，互連輸入輸出管腳中抗靜電釋放電路的尺寸或數量最多減至原有尺寸或數量的1/4。其中，堆疊芯片通過微控制器標準系統總線作為互連管腳上下堆疊。其中，進一步包括減小互連輸入輸出管腳中驅動晶體管的數量和尺寸使驅動晶體管足以驅動與驅動晶體管在同一個互連線上另一端的輸入輸出管腳。其中，進一步包括減小互連輸入輸出管腳中抗靜電放電器件晶體管的數量和尺寸使抗靜電放電器件晶體管的抗靜電釋放能力足以抵抗在互連堆疊芯片管腳時所產生的靜電。實施例I :本實施例中通過減小用微控制器標準系統總線做管腳互連的上下堆疊多顆芯片上互連輸入輸出管腳的驅動能力和降低其靜電釋放保護的性能，從而減小其互連輸出輸入管腳面積的大小，使用微控制器標準系統總線做管腳互連的上下堆疊多顆芯片的尺寸進一步減小，使SOC芯片成本進一步降低。圖2顯示的是一個通用印刷電路板，在其上方有一個主驅動芯片和3個從芯片。主驅動芯片的一個輸出管腳分別與3個從芯片上的輸入管腳相連接，用來同時驅動3個從芯片，所以對于主驅動芯片上的這個輸出管腳來說，它的驅動能力必須非常大，比如驅動電流在20mA以上。但對于使用微控制器標準系統總線做管腳互連的上下堆疊多顆芯片來說，如圖3所示，上層芯片的4個管腳會與下層芯片的4個管腳相連接，下層芯片的另外4個管腳會連接到中島，然后連接到封裝后的對外引腳上。其中，用微控制器標準系統總線做管腳互連的上下4個管腳，作為互連線相連接的輸入管腳，它與芯片內部相連的是微控制器標準系統總線上一個信號，是芯片內部使用的信號，所以此輸入管腳的輸入阻抗非常小，所以作為同一根互連線相連接的輸出管腳驅動能力就不需要20mA，可以降低到ImA以下，從而驅動能力可以減少20倍以上。圖I顯示的是一個通用的輸出管腳驅動電路圖，上面一排pmos管是用來驅動高電平，下面一排nmos管是用來驅動低電平。Pl，P2，Pn是PMOS管控制信號。Nl，N2，Nn是 NMOS管控制信號。本實施中通過縮小管腳內驅動晶體管的尺寸，降低驅動能力的同時，減小互連輸入輸出管腳面積。本專利技術中減小互連輸入輸出管腳中驅動晶體管的數量和尺寸，使其驅動能力減少到至少能夠驅動與其在同一個互連線上另一端的輸入輸出管腳。本實施例中晶體管尺寸降低至10%到5%，驅動能力相應減少至10%到5%，從而輸出管腳面積能夠減小至原來的10%到5%。本實施例還通過減少驅動晶體管的數量,數量最多減少至為原來的1/N(N為原來管腳驅動晶體管的數量)，即最多減少至I個。降低驅動高或低電平的能力的同時，減小互連輸入輸出管腳面積。本實施例中晶體管的數量從3個減少至I個，驅動能力減少2倍，輸出管腳面積從而減少2/3。實施例2本專利技術中的上層芯片的互連管腳在完成封裝后并不直接與封裝管殼的引腳相連，因此上層芯片發生ESD的概率和ESD的要求就會降低。封裝好后整顆芯片的ESD由下層芯片的ESD性能決定。因此在不降低芯片最終ESD性能的前提下，可以通過減小上層芯片ESD晶體管(包括MOS管，二極管或其他ESD抗靜電結構)的單管尺寸或數目，降低ESD要求。例如由通常的HBM 2000V降低到HBM 500V,上層芯片ESD部分的面積就可以減小為原來的四分之一。例如原來可以承受HBM2000V的ESD晶體管由12個寬為30um長為O. 45um本文檔來自技高網...
【技術保護點】
一種減小堆疊芯片上互連輸入輸出管腳面積的方法，其特征在于，在制作堆疊芯片的過程中，通過降低互連輸入輸出管腳中驅動晶體管的數量、尺寸，以及降低所述互連輸入輸出管腳中抗靜電放電器件晶體管的數量、尺寸，減小所述互連輸入輸出管腳面積；其中所述堆疊芯片采用微控制器標準系統總線作為管腳進行互連。
【技術特征摘要】
【專利技術屬性】
技術研發人員：景蔚亮，陳邦明，亢勇，
申請(專利權)人：上海新儲集成電路有限公司，
類型：發明
國別省市：
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