蝕刻方法和裝置制造方法及圖紙

本發明專利技術提供一種當對形成在基板上的絕緣膜進行蝕刻時能夠防止在絕緣膜的底層產生氧等離子體的壞影響的蝕刻方法。本發明專利技術的蝕刻方法包括：第一蝕刻工序，使絕緣膜（222）暴露于被等離子體化的處理氣體中，對絕緣膜（222）進行蝕刻，直到厚度方向的中途；沉積物去除工序，使第一蝕刻工序結束時殘存的絕緣膜（222）暴露于被氧等離子體中，去除沉積在殘存的絕緣膜（222）的表面上的沉積物；和第二蝕刻工序，使殘存的絕緣膜（222）暴露于被等離子體化的處理氣體中，對殘存的絕緣膜（222）進行蝕刻。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及對形成在基板上的絕緣膜進行蝕刻的方法和裝置。
技術介紹
在半導體器件的制造工序中，當對形成在基板上的絕緣膜進行蝕刻時，需要不對底層膜造成破壞的選擇比高的蝕刻工序。例如，在雙應力襯里(Dual Stress Liner)技術中，當對形成在基板上的氧化硅膜進行蝕刻時，為了不對底層的氮化硅膜造成破壞，需要進行提高了相對于氮化硅膜的氧化硅膜的選擇比的蝕刻。雙應力襯里(Dual Stress Liner)技術為以氮化硅膜覆蓋N溝道場效應管(NChannel Field Effect Transistor),對N溝道場效應管給予拉伸應力，以氮化娃膜覆蓋P·溝道場效應管，對P溝道場效應管給予壓縮應力(參照專利文獻I)。通過對晶體管給予應力來增大晶體管的漏極電流，因此，能夠提高晶體管的性能。在該雙應力襯里技術中，為了分開制作給予拉伸應力的氮化硅膜和給予壓縮應力的氮化硅膜，在基板上依次疊層有(I)氧化硅膜、(2)氮化硅膜、和(3)氧化硅膜。之后，需要對(3)氧化硅膜和(2)氮化硅膜進行蝕刻的工序。蝕刻中，使用將處理氣體導入氣密的處理容器，使處理氣體等離子化，使需要進行蝕刻的絕緣膜暴露于已等離子化的處理氣體中的干式蝕刻。如上所述，當對(3)氧化硅膜進行蝕刻時，需要提高相對于(2)氮化硅膜的(3)氧化硅膜的選擇比。為了提高相對于(2)氮化硅膜的(3)氧化硅膜的選擇比，作為蝕刻氣體，使用同時進行成膜反應和蝕刻反應的CF類或CHF類蝕刻氣體。并且，一邊維持CF類的沉積物的沉積和蝕刻的平衡，一邊進行蝕刻。現有技術文獻專利文獻專利文獻I :日本特開2007-88452號公報
技術實現思路
專利技術需要解決的課題但是，如果使用CF類或CHF類蝕刻氣體，則在(3)氧化硅膜的蝕刻結束時(過蝕刻結束時)，(2)氮化硅膜的表面依舊沉積有CF類沉積物。當沉積有CF類沉積物時，沉積物成為蝕刻掩膜(etching mask)，從而發生局部性地無法進行底層膜的(2)氮化硅膜的蝕刻的問題。為了解決這個問題，可以考慮使用如下的蝕刻技術，S卩，當(3)氧化硅膜的過蝕刻結束時，產生氧等離子體，使氧等離子體和沉積物反應而去除沉積物。但是，當氧等離子體進行高能的灰化時，(2)氮化硅膜的表面被氧等離子體氧化，在(2)氧化硅膜的表面形成氧化硅膜。如果形成氧化硅膜，則仍然無法進行作為下一個工序的(2)氮化硅膜的蝕刻。但是，即使在用于形成在柵極的側壁上絕緣膜的蝕刻中，為了按設計制作器件，也需要防止由于氧等離子體而對基板帶來破壞(凹陷(recess))。因此，本專利技術的目的在于，提供一種當對形成在基板上的絕緣膜進行蝕刻時，能夠防止對絕緣膜的底層帶來氧等離子體的壞影響的蝕刻方法和裝置。用于解決課題的技術方案為了解決上述課題，本專利技術的一個方式為一種蝕刻方法，其為對形成在基板上的絕緣膜進行蝕刻的方法，其包括第一蝕刻工序，使所述絕緣膜暴露于被等離子體化的處理氣體中，對所述絕緣膜進行蝕刻，直到厚度方向的中途；沉積物去除工序，使所述第一蝕刻工序結束時殘存的絕緣膜暴露于氧等離子體中，去除沉積在所述殘存的絕緣膜的表面上的沉積物；和第二蝕刻工序，使所述殘存的絕緣膜暴露于被等離子體化的處理氣體中，對所述殘存的絕緣膜進行蝕刻刻。 本專利技術的另一個方式為一種蝕刻裝置，其為對形成在基板上的絕緣膜進行蝕刻的裝置，將處理氣體導入氣密的處理容器內，在所述處理容器內產生等離子體，由此，使所述絕緣膜暴露在被等離子體化的處理氣體中，對所述絕緣膜進行蝕刻，直到厚度方向的中途，然后，將氧氣導入所述處理容器內，在所述處理容器內產生等離子體，由此，使所述第一蝕刻工序結束時殘存的絕緣膜暴露于氧等離子體中，去除沉積在所述殘存的絕緣膜上的沉積物，然后，將處理氣體導入所述處理容器內，在所述處理容器內產生等離子體，使所述殘存的絕緣膜暴露于被等離子體化的處理氣體中，對所述殘存的絕緣膜進行蝕刻。專利技術效果根據本專利技術，當通過氧等離子體去除絕緣膜上的沉積物時，底層的表面被殘存的絕緣膜所覆蓋，因此，能夠防止對底層產生氧等離子體所致的破壞等的壞影響。尤其是，當對氮化硅膜上的氧化硅膜進行蝕刻時，底層的氮化硅膜的表面被殘存的氧化硅膜所覆蓋，因此，能夠防止氮化硅膜被氧等離子體氧化。而且，由于通過氧等離子體去除氧化硅膜上的CF類沉積物，因此也不會有沉積物成為蝕刻掩膜而局部性地無法進行底層的氮化硅膜的蝕刻的情況。附圖說明圖I是應用本專利技術的第一實施方式的蝕刻方法的CMOS晶體管的制造方法的工序圖。圖2是本專利技術的第一實施方式的蝕刻方法的工序圖。圖3是表示不同的壓力下的光致抗蝕劑的蝕刻速率的實驗結果的圖。圖4是表示不同的微波功率下的光致抗蝕劑的蝕刻速率的實驗結果的圖。圖5是應用本專利技術的第二實施方式的蝕刻方法的MOS場效應管的制造方法的工序圖。圖6是RLSA蝕刻裝置的概略截面圖。圖7是表示RLSA蝕刻裝置的電介質窗的距離Z和等離子體的電子溫度的關系的曲線。圖8是表示狹縫天線(slot atenna)的狹縫圖案(slot pattern)的一個例子的俯視圖。具體實施例方式下面參照附圖說明本專利技術的蝕刻方法的第一實施方式。圖中，對同樣的構成要素標注相同的符號。圖I (A) (F)表示應用本專利技術的第一實施方式的蝕刻方法的半導體器件的制造方法、例如CMOS (Complementary Metal OxideSemiconductor、互補金屬氧化物半導體)晶體管的制造方法。如圖I (A)所示，在包括硅的基板W上，形成PMOS晶體管203和NMOS晶體管204。基板W被元件分離區域分離為PMOS區域201和NMOS區域202，在PMOS區域201設置有PMOS晶體管203，在NMOS區域202設置有NMOS晶體管204。在NMOS區域202形成有包括多晶硅的柵極205。在柵極205的側壁，隔著偏置墊片(offsetspacer )206形成有側壁墊片(sidewall spacer)207。在側壁墊片207的表面形成有氧化硅膜208。在柵極205的兩側形成有源極·漏極區域209。被源極·漏極區域209夾著的區域為溝道區域210。在PMOS 區域201也形成有柵極211，在柵極211的側壁隔著偏置墊片212形成有側壁墊片213。在側壁墊片213的表面形成有氧化硅膜214。在柵極211的兩側的硅基板W上形成有源極 漏極區域215，被源極·漏極區域215夾著的區域為溝道區域216。上述PMOS晶體管203和NMOS晶體管204通過公知的成膜、蝕刻、光刻(photolithography)、離子注入等的技術形成。在柵極205、211的表面和源極·漏極區域209、215的表面形成有包括NiSi、CoSi或TiSi等的硅化物層。 分開制作對如上所述那樣形成的NMOS晶體管204和PMOS晶體管203分別給予拉伸或壓縮方向的應力的應力誘發膜,使載流子的遷移率最優化的技術為雙應力襯里(DualStress Liner)技術。通過對NMOS晶體管204和PMOS晶體管203的溝道區域施加應力來增大漏極電流，因此能夠提高晶體管的性能。如圖I⑶所示，首先，在基板W上以覆蓋PMOS晶體管203和NMOS晶體管204的方式形成用于給予拉伸應力的氮化硅(SiN)膜220。例如通過本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：小津俊久，
申請(專利權)人：東京毅力科創株式會社，
類型：
國別省市：