PMOS晶體管結構及其制造方法技術

本發明專利技術提供一種PMOS晶體管結構及其制造方法，在源區和漏區形成埋置SiGe層以增大溝道區域的應力的基礎上，進一步通過在溝道區域形成埋置碳硅層，進而增大了溝道區域的應力，提高了PMOS晶體管載流子遷移率；同時，埋置碳硅層還阻擋源漏區后續工藝中注入的硼離子的外擴散，有利于形成更淺的超淺結，從而改善閾值電壓的分布，降低短溝道效應，進一步提高了器件性能。

【技術實現步驟摘要】

本專利技術涉及半導體制造領域，尤其涉及一種PMOS晶體管結構及其制造方法。
技術介紹
隨著CMOS元件尺寸的縮小，載流子遷移率已經成為影響CMOS器件性能的重要因素。現有技術中一種提高MOS晶體管載流子遷移率的方法是通過向晶體管溝道區域有選擇地施加應力，這種應力使半導體晶體晶格發生畸變，如向PMOS晶體管的溝道區施加壓應力，半導體晶體晶格發生壓縮，進而影響能帶的排列和半導體電荷輸送性能，通過控制在形成的器件中的應力大小和分布，以提高載流子遷移率，改善器件的性能。現有技術中，可以通過在源/漏區埋置鍺硅(SiGe)層造成半導體晶格失配，在晶體管溝道區域中引入應力，提高MOS晶體管載流子遷移率。對于PMOS器件制造，需要SiGe 層中的Ge是高濃度的，以增大溝道應力，而為了降低源漏區的薄層電阻和接觸電阻，通常需要在SiGe層中摻雜硼。然而在SiGe層中的高濃度硼可能向外擴散至溝道區域，而導致短溝道晶體管中閾值電壓Vth的滾降(roll-off)，出現嚴重的短溝道效應(SCE)。因此，提供一種PMOS晶體管結構及其制造方法，能夠提高PMOS晶體管載流子遷移率，是本領域技術人員亟待解決的一個技術問題。
技術實現思路
本專利技術的目的在于提供一種PMOS晶體管結構及其制造方法，能提高溝道區域的應力，提高PMOS晶體管載流子遷移率 改善閾值電壓的分布，降低短溝道效應。為解決上述問題，本專利技術提出一種PMOS晶體管的制造方法，該方法包括如下步驟提供硅襯底，所述硅襯底中形成有淺溝槽隔離結構、源區和漏區；在所述源區和漏區中形成埋置鍺硅(SiGe)層；在所述源區和漏區之間的硅襯底中形成埋置碳硅(SiC)層；在所述源區和漏區之間的硅襯底上方形成柵極結構。進一步的，在所述源區和漏區之間的硅襯底中形成埋置碳硅(SiC)層的步驟，包括刻蝕所述源區和漏區之間的硅襯底，形成一溝槽；在所述溝槽中外延生長或沉積一層厚度小于該溝槽深度的碳硅(SiC)層；在所述碳硅(SiC)層上外延生長或沉積一層頂部至少與溝槽頂部齊平的外延硅(Si)層。進一步的，在所述源區和漏區之間的硅襯底中形成埋置碳硅(SiC)層的步驟，包括向所述源區和漏區之間的硅襯底一定深度中注入碳(C)離子；快速退火，以在所述源區和漏區之間的硅襯底中形成埋置碳硅(SiC)層。進一步的，所述埋置碳娃(SiC)層的厚度為30nm 300nm。進一步的，所述埋置碳硅(SiC)層中碳(C)離子的濃度為3% 10%。進一步的,所述埋置碳娃(SiC)層上方的娃厚度為30nm lOOnm。進一步的，在所述源區和漏區之間的硅襯底上方形成柵極結構之前或之后，還包括向所述埋置碳硅(SiC)層中注入氟(F)離子。進一步的，所述氟離子的注入能量為3KeV IOKeV,注入劑量為5E12/cm2 5E13/2cm ο進一步的，采用輕摻雜源/漏區(LDD)離子注入法向所述源區和漏區中注入鍺離子形成所述埋置鍺硅(SiGe)層。進一步的，在所述源區和漏區之間的硅襯底上方形成柵極結構之前或之后，還包括向所述埋置鍺硅(SiGe)層中注入硼離子。進一步的，所述硅襯底為〈100〉、〈110〉或〈111〉晶格。相應的，本專利技術還提供一種PMOS晶體管結構，包括具有埋置鍺硅層的源極區； 具有埋置鍺硅層的漏極區；具有埋置碳硅層的溝道區，位于所述源極區和漏極區之間。與現有技術相比，本專利技術提供的PMOS晶體管結構及其制造方法，在源區和漏區形成埋置SiGe層以增大溝道區域的應力的基礎上，進一步通過在溝道區域埋形成置碳硅層， 增大了溝道區域的應力，提高了 PMOS晶體管載流子遷移率；同時，埋置碳硅層還阻擋源漏區后續工藝中注入的硼離子的外擴散，有利于形成更淺的超淺結，從而改善閾值電壓的分布，降低短溝道效應，進一步提高了器件性能。附圖說明圖1是本專利技術一實施例的PMOS晶體管的制造方法的流程圖2A至2D是本專利技術一實施例的PMOS晶體管的制造方法中各步驟對應的器件的剖面結構示意圖。具體實施方式以下結合附圖和具體實施例對本專利技術提出的PMOS晶體管結構及其制造方法作進一步詳細說明。如圖1所示,本專利技術提供一種PMOS晶體管的制造方法,包括SlOl至S104所示步驟，下面結合圖2A 2D所示的剖面結構示意圖對本專利技術的PMOS晶體管的制造方法作詳細的描述。S101，提供硅襯底，所述硅襯底中形成有淺溝槽隔離結構、源區和漏區。請參考圖2A，首先，提供硅襯底200，所述硅襯底200可以為〈100〉、〈110〉、〈111〉 或其他晶格。在所述硅襯底200中形成有淺溝槽隔離結構201、源區202和漏區203。S102，在所述源區和漏區中形成埋置SiGe層。請參考圖2B，在源區202和漏區203中形成埋置SiGe層204a、204b，具體地，可以采用輕摻雜源/漏區(LDD)離子注入法向所述源區202和漏區203中注入鍺離子，并快速退火形成所述埋置SiGe層204a、204b ;也可以采用刻蝕源區202和漏區203形成預定義厚度的凹槽，然后在凹槽中外延生長或沉積一定厚度的SiGe層，然后在SiGe層上生長不低于凹槽頂部的外延硅層，以形成埋置SiGe層204a、204b。埋置SiGe層204a、204b使得半導體晶格失配，生成了溝道區域內的單軸壓應力，提高了 PMOS晶體管的載流子遷移率。S103，在所述源區和漏區之間的硅襯底中形成埋置SiC層。請參考圖2C，在源區202和漏區203之間的硅襯底200a中形成埋置SiC層205，即在源區202和漏區203之間的溝道區域形成了應變SiC/Si層，再次擴大半導體晶格失配， 在埋置SiGe層204a、204b增大溝道區域的應力的基礎上進一步增大溝道區域的應力，再次提高了 PMOS晶體管載流子遷移率。優選的，所述埋置SiC層205的厚度為30nm 300nm， C離子的濃度為3% 10%，上方的硅206厚度為30nm lOOnm。請繼續參考圖2C，在本步驟中，形成埋置SiC層205時可以采用如下方法，包括首先，刻蝕所述源區202和漏區203之間的硅襯底200a，形成一溝槽；接著，在所述溝槽中外延生長或沉積一層厚度小于該溝槽深度的SiC層；然后，在所述SiC層上外延生長或沉積一層頂部至少與溝槽頂部齊平的外延Si層 206，以形成所述埋置SiC層205，本實施例中，所述外延Si層206與溝槽頂部齊平，厚度為 30nm lOOnm。請繼續參考圖2C，在本步驟中，形成埋置SiC層205時還可以采用如下方法，包括首先，向源區202和漏區203之間的硅襯底200a —定深度中的注入C離子； 然后，快速退火，以在所述源區202和漏區203之間的硅襯底200a中形成埋置SiC 層 205。S104，在所述源區和漏區之間的硅襯底上方形成柵極結構。請參考圖2D，在所述源區202和漏區203之間的硅襯底200a上方形成柵極結構 207。需要說明的是，本專利技術優選的采用后柵極工藝(gate-last-process),即在SlOl 步驟之前可以先在所述源區202和漏區203之間的硅襯底200a上方形成虛擬柵極以及側墻，然后移除虛擬柵極，然后在執行SlOl至S104步驟，其中，在SlOl至S104步驟中所指的在所述源區202和漏區203之間的硅襯底200本文檔來自技高網...

【技術保護點】
一種PMOS晶體管的制造方法，其特征在于，包括：提供硅襯底，所述硅襯底中形成有淺溝槽隔離結構、源區和漏區；在所述源區和漏區中形成埋置鍺硅層；在所述源區和漏區之間的硅襯底中形成埋置碳硅層；在所述源區和漏區之間的硅襯底上方形成柵極結構。

【技術特征摘要】

【專利技術屬性】
技術研發人員：趙猛，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：