一種SiC結勢壘肖特基二極管及其制作方法技術

本發明專利技術公開了一種SiC結勢壘肖特基二極管及其制作方法，該SiC結勢壘肖特基二極管包括：N+-SiC襯底；形成于該N+-SiC襯底之上的同型N--SiC外延層；形成于該N--SiC外延層上的肖特基金屬接觸；形成于該肖特基金屬接觸之下N-區域中的P型區；形成于該肖特基金屬接觸邊緣處的一個P-型環，該P-型環作為結終端延伸區域；形成于該P-型環上的n個P+型環，n≥2；形成于該n個P+型環間的SiO2鈍化層；以及形成于該N+-SiC襯底背面的N型歐姆接觸。本發明專利技術提出的SiC結勢壘肖特基二極管，能夠降低器件表面的峰值電場，有利于提高器件的擊穿電壓，且通過一次Al離子注入結合刻蝕的方法，避免了多次Al離子注入，器件制備工藝相對簡單。

【技術實現步驟摘要】

本專利技術涉及半導體器件
，尤其涉及。
技術介紹
寬禁帶半導體碳化硅(SiC)材料除了具有較寬的禁帶寬度外，還具有高的擊穿電場、高的熱導率、高的電子飽和速率等優點。因此，以SiC材料制備的電力電子器件具有更高的耐壓容量、電流密度和工作頻率，可在高頻、高溫環境中工作，可靠性高、適合苛刻的工作環境等。因此，基于SiC材料的新一代電力電子器件已成為電力電子技術最為重要的發展方向，在軍事和民事領域具有重要的應用前景。在SiC的二極管中，肖特基結構的顯著優點是開關速度快，屬于多數載流子器件，沒有反向恢復時間，但在高電壓下肖特基勢壘退化、反向漏電流大，無法實現高耐壓器件。 與肖特基結構比較起來，PiN器件具有更高的耐壓，但是反向恢復時間相對較長，正向壓降相對較大。而結勢壘肖特基結構(JBS)，是將肖特基和PiN結構結合在一起的一種器件結構，通過pn結勢壘排除隧穿電流對最高阻斷電壓的限制，結合了兩者的優點。JBS結構相比于肖特基器件，反向模式下泄漏電流更低，阻斷電壓高。因此，在高速、高耐壓的SiC 二極管領域，JBS器件具有極大的優勢。為了緩解表面終止的結邊緣處的電場集中，提高器件的實際擊穿電壓，需要對器件進行結終端結構的設計。其結構主要包括場板(FP)、場限環(FLR)、結終端延伸(JTE)等結構。其中，結終端延伸結構(JTE)在SiC電力電子器件結構中具有非常廣泛的應用。在SiC的JBS器件的制備中，為了使肖特基金屬下的各P區之間的K區域充分耗盡，P區的濃度一般為IO18CnT3數量級，標記為P+區；而P型JTE區存在一個優值濃度，該優值濃度與N—漂移層的濃度有關，一般為IO17cnT3數量級，標記為P—區。通常，為了制備具有結終端延伸結構的SiCJBS器件，需要在制備工藝中進行兩次不同劑量的Al離子注入，分別形成具有不同濃度的P+區和P.區，其工藝難度和工藝成本相對較高。
技術實現思路
(一 )要解決的技術問題有鑒于此，本專利技術的主要目的在于提供，以在提高器件的擊穿電壓的同時降低工藝難度和工藝成本。( 二 )技術方案為實現上述目的，本專利技術提供了一種SiC結勢壘肖特基二極管，該SiC結勢壘肖特基二極管包括=N+-SiC襯底；形成于該N+-SiC襯底之上的同型『^(外延層；形成于該N--SiC外延層上的肖特基金屬接觸；形成于該肖特基金屬接觸之下N_區域中的P型區；形成于該肖特基金屬接觸邊緣處的一fP_型環，該P_型環作為結終端延伸(JTE)區域；形成于該P.型環上的η個P+型環，η > 2 ;形成于該η個P+型環間的SiO2鈍化層；以及形成于該N+-SiC襯底背面的N型歐姆接觸。上述方案中，所述P型區位于肖特基金屬接觸下及肖特基結邊緣處，是通過Al離子注入形成的，該P型區的濃度沿外延層表面向外延層體內方向不同，分別標記為P+區和P-區。所述P+區和P—區是通過一次離子注入的工藝形成的。上述方案中，所述η個P+型環是通過刻蝕形成的，各P+型環間呈等間距或不等間距分布。所述P+型環寬的范圍為5至ΙΟμ ，環間距的范圍為3至8μπι。上述方案中，所述肖特基金屬接觸之下N—區域中的P型區間距的范圍為3至6 μ m，·P型區寬度的為2至5μπι。上述方案中，所述Si02_化層的厚度為O. 5至Ιμπι。為實現上述目的，本專利技術還提供了一種制作SiC結勢壘肖特基二極管的方法，該方法包括步驟10、在N+-SiC襯底上外延生長N__SiC層；步驟20、在N__SiC外延層上制備P+和P_區，在P__JTE區制備P+環；步驟30、在N+-SiC襯底上背面形成N+-SiC的歐姆接觸；步驟40、通過熱氧化和PECVD的方法，在已完成P+和P_區的N__SiC外延層上淀積鈍化層SiO2 ;步驟50、在鈍化層SiO2上旋涂光刻膠后，通過光刻形成肖特基接觸圖案，腐蝕鈍化層SiO2開孔后，再采用電子束沉積生長金屬Ni，金屬剝離后，完成器件的制備。上述方案中，所述步驟10包括在摻雜濃度為IO18至IO19CnT3水平的N+-SiC襯底正面利用CVD方法外延N_-SiC層，其摻雜劑量為6 X IO1W,厚度為25 μ m。上述方案中，所述步驟20包括步驟201、在N__SiC外延層上生長Ti/Ni金屬層作為Al離子注入的阻擋層；步驟202、在40(TC溫度下，在SiC外延層上進行Al離子注入，獲得從SiC外延層表面向體內Al離子為高劑量和低劑量依次箱形分布的離子注入區；步驟203、利用刻蝕工藝，將JTE上部分區域的高劑量Al離子注入區部分去除；步驟204、在1500°C至1700°C溫度范圍內，在惰性氣體氛圍中，進行SiC的Al離子注入后的激活退火，獲得P+和P_區，以及在P_-JTE區的P+環。上述方案中，步驟202中所述Al離子注入的能量為30kev至550kev。所述注入的能量包括 30keV、70keV、100keV、136keV、150keV、215keV、307keV、412keV 和 550keV ；所述能量的注入劑量分別為 2 X IO1W2,2. 6 X IO1W2,3. 5 X IO1W2,6. SXlO1W2,5. 2 X IO1W2,7. 7X 1013cm_2、9X 1013cm_2、l. 02 X IO1W2 和1. 67 X IO1W20上述方案中，所述步驟30包括步驟301、在N+-SiC襯底上背面生長Ni金屬；步驟302、在900°C至1000°C溫度范圍內，在真空環境或惰性氣體氛圍中進行快速熱退火，在N+-SiC襯底上背面形成N+-SiC的歐姆接觸。(三)有益效果本專利技術實施例提出的SiC結勢壘肖特基二極管制作方法具有以下有益效果1、本專利技術由于采用改進后的終端結構，能夠降低器件表面的峰值電場，有利于提高器件的擊穿電壓；2、本專利技術采用的一次Al離子注入結合刻蝕的方法，避免了多次Al離子注入，器件制備工藝相對簡單，在提高器件的擊穿電壓的同時降低了工藝難度和工藝成本。附圖說明圖1是現有通過一次Al離子注入制備的SiC結勢壘肖特基二極管的剖面圖；圖2是依照本專利技術實施例的SiC結勢壘肖特基二極管的剖面圖；圖3 (a)和圖3 (b)分別是利用仿真軟件對圖1所示結構的器件和圖2所示結構的器件在相同反偏壓下器件表面及體內的電場分布的模擬結果；圖4是依照本專利技術實施例的SiC結勢壘肖特基二極管的反向1-V特性曲線模擬仿真圖； 圖5是依照本專利技術實施例的制作SiC結勢壘肖特基二極管的方法流程圖。具體實施例方式為使本專利技術的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照附圖，對本專利技術進一步詳細說明。針對采用兩次不同劑量的Al離子注入分別形成具有不同濃度的P+區和P—區時工藝難度和工藝成本相對較高的問題，可利用一次Al離子注入同時形成P+和P—兩個區域，然后通過刻蝕的方法將JTE區域的P+區去除，從而形成具有P_的JTE區域，如圖1所示。本專利技術在圖1所示的通過一次Al離子注入制備的SiC結勢壘肖特基二極管結構的基礎上，改進其終端結構，不僅在器件的制備中只需要一次Al離子注入，而且利用該終端結構有利于進一步提高器件的擊穿電壓。目前，這種結構未見報道，在SiC 二極管中亦無應用實例。如圖2所示，圖2是依照本專利技術實施本文檔來自技高網...

【技術保護點】
一種SiC結勢壘肖特基二極管，其特征在于，該SiC結勢壘肖特基二極管包括：N+?SiC襯底；形成于該N+?SiC襯底之上的同型N??SiC外延層；形成于該N??SiC外延層上的肖特基金屬接觸；形成于該肖特基金屬接觸之下N?區域中的P型區；形成于該肖特基金屬接觸邊緣處的一個P?型環，該P?型環作為結終端延伸(JTE)區域；形成于該P?型環上的n個P+型環，n≥2；形成于該n個P+型環間的SiO2鈍化層；以及形成于該N+?SiC襯底背面的N型歐姆接觸。

【技術特征摘要】

【專利技術屬性】
技術研發人員：白云，劉可安，申華軍，湯益丹，王弋宇，韓林超，劉新宇，李誠瞻，史晶晶，
申請(專利權)人：中國科學院微電子研究所，株洲南車時代電氣股份有限公司，
類型：發明
國別省市：