一種高電源抑制比的基準電壓源制造技術

本實用新型專利技術公開了一種高電源抑制比的基準電壓源，包括偏置電路、零溫度系數電壓產生電路、運放電路、基準電壓產生電路和調節電路；偏置電路第一輸出端連接零溫度系數電壓產生電路的第一輸入端、運放電路的輸出端、基準電壓產生電路的第一輸入端和調節電路的第一輸入端；偏置電路第二輸出端連接零溫度系數電壓產生電路的第二輸入端和基準電壓產生電路的第二輸入端；偏置電路的第三輸出端連接運放電路的第三輸入端，零溫度系數電壓產生電路的第一輸出端連接運放電路的第一輸入端，零溫度系數電壓產生電路的第二輸出端連接運放電路的第二輸入端，基準電壓產生電路的輸出端連接調節電路的第二輸入端，調節電路的輸出端連接偏置電路的第一輸出端。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術涉及一種基準電壓源的改進，具體的說是一種高電源抑制比的基準電壓源。
技術介紹
隨著集成電路工藝的不斷發展，以及電路系統結構的復雜化，對模數轉換器、數模轉換器、鎖相環等模擬電路提出了更高的要求，高精度、高穩定性越來越受到重視，基準電壓源是這些模擬電路的基本模塊，其精度和穩定度直接關系到電路的工作狀態和電路的性能，因此一個高精度的基準電壓源是十分重要的。一個高精度基準電壓源要求輸出電壓穩定，溫度系數小，電源抑制比高。目前常用的電壓源是帶隙基準電壓源，如圖1，采用雙極型器件實現。雙極晶體管的基極-發射極電壓Vbe具有負溫度系數，兩個工作在不同電流密度下的雙極晶體管的基極-發射極電壓差A Vbe具有正溫度系數，對Vbe和A Vbe進行適當的加權就可以得到零溫度系數的輸出電壓。這種傳統的帶隙基準電壓源結構很難獲得很高的電源抑制比，而高精度的模擬電路又要求具有很高的電源抑制比。
技術實現思路
本技術的目的在于提供一種高電源抑制比的高精度基準電壓源，用于解決傳統帶隙基準電壓源很難獲得高電源抑制比的問題。為了達到以上目的，本技術所采用的技術方案是該一種高電源抑制比的基準電壓源，包括偏置電路、零溫度系數電壓產生電路、運放電路和基準電壓產生電路，其特征在于還設有調節電路；所述偏置電路的第一輸出端分別與所述零溫度系數電壓產生電路的第一輸入端、所述運放電路的輸出端、所述基準電壓產生電路的第一輸入端和所述調節電路的第一輸入端連接；所述偏置電路的第二輸出端分別與所述零溫度系數電壓產生電路的第二輸入端和所述基準電壓產生電路的第二輸入端連接；所述偏置電路的第三輸出端與運放電路的第三輸入端連接，所述零溫度系數電壓產生電路的第一輸出端與所述運放電路的第一輸入端連接，所述零溫度系數電壓產生電路的第二輸出端與所述運放電路的第二輸入端連接，所述基準電壓產生電路的輸出端與所述調節電路的第二輸入端連接，所述調節電路的輸出端與所述偏置電路的第一輸出端連接。本技術還通過如下措施實施所述偏置電路，包括匪05管肌4、1118、1124、128和PMOS管M3A、M3B、M4，其中NMOS管MlA的漏極和柵極、NMOS管MlB的柵極與NMOS管M2A的源極相連作為所述偏置電路的第三輸出端，NMOS管MlB的漏極與NMOS管M2B的源極相連，NMOS管M2A的漏極和柵極、NMOS管M2B的柵極與PMOS管M3B的漏極相連，PMOS管M4的漏極和柵極、PMOS管M3B的柵極與NMOS管M2B的漏極相連作為所述偏置電路的第二輸出端，PMOS管M3B的源極與M3A的漏極相連，PMOS管M3A、PM0S管M4的源極接直流電輸入端，PMOS管M3A的柵極作為所述偏置電路的第一輸出端，NMOS管MlA的源極和NMOS管MlB的源極接地。所述零溫度系數電壓產生電路，包括PMOS管M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B，NM0S 管 M8，PNP 管 Q1、Q2、Q3、Q4 和電阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A和M13A的柵極相連作為所述零溫度系數電壓產生電路的第一輸入端，PMOS管M5B、M6B、M7B、M12B、M13B的柵極相連接作為所述零溫度系數電壓產生電路的第二輸入端，PMOS管M5A的漏極與PMOS管M5B的源極相連，PMOS管M6A的漏極與PMOS管M6B的源極相連，PMOS管M7A的漏極與PMOS管M7B的源極相連，PMOS管M12A的漏極與PMOS管M12B的源極相連，PMOS管M13A的漏極與PMOS管M13B的源極相連，NMOS管M8的柵極和漏極、PNP管Ql的基極、PNP管Q3的基極、電阻RlA的負端和電阻RlB的負端與M5B的漏極相連，PNP管Ql的發射極和PNP管Q2的基極與PMOS管M6B的漏極相連，PNP管Q2的發射極和電阻RlA的正端與PMOS管M7B的漏極相連作為所述零溫度系數電壓產生電路的第一輸出端，PNP管Q3的發射極、PNP管Q4的基極與PMOS管M13B的漏極相連，PNP管Q4的發射極與電阻R2的負端相連，電阻R2的正端、電阻RlB的正端與PMOS管M12B的漏極相連作為所述零溫度系數電壓產生電路的第二輸出端，NMOS管M8、PNP管Ql的集電極、PNP管Q2的集電極、PNP管Q3的集電極和PNP管Q4的集電極接地，PMOS管M5A、M6A、M7A、M12A和M13A的源極接直流電輸入端。所述運放電路3，包括 NMOS 管 M9、M10A、M10B 和 PMOS 管 M11A、M11B，其中，NMOS 管MlOA的源極、NMOS管MllB的源極和NMOS管M9的漏極相連，NMOS管MlOA的柵極作為所述運放電路的第一輸入端，NMOS管MlOB的柵極作為所述運放電路的第二輸入端，NMOS管M9的柵極作為所述運放電路的第三輸入端，NMOS管M9的源極接地，PMOS管MllA的柵極和漏極、PMOS管MllB的柵極與NMOS管MlOA的漏極相連，PMOS管MllB的漏極與NMOS管MlOB的漏極相連作為所述運放電路的輸出端，PMOS管MllA和MllB的源極接直流電輸入端。所述基準電壓產生電路，包括PMOS管M14A、M14B和電阻R3，其中PMOS管M14A的柵極作為所述基準電壓產生電路的第一輸入端，PMOS管M14B的柵極作為所述基準電壓產生電路的第二輸入端，PMOS管M14A的漏極與PMOS管M14B的源極相連，PMOS管M14A的源極接直流電輸入端，PMOS管M14B的漏極與電阻R3的正端相連作為所述基準電壓產生電路的輸出端，電阻R3的負端接地。所述調節電路，包括NMOS 管 M15、M19A、M19B、M22 和 PMOS 管 M16、M17、M18A、M18B、M20、M21，其中，PMOS管M16的柵極與NMOS管M15的柵極相連作為所述調節電路的第二輸入端，PMOS管M16的漏極、PMOS管M17的源極與PMOS管M18B的柵極相連，PMOS管M17的柵極和漏極與NMOS管M15的漏極相連，PMOS管M18A的柵極作為所述調節電路的第一輸入端，PMOS管M18A的漏極與PMOS管M18B的源極相連，PMOS管M18B的漏極、PMOS管M20的漏極、PMOS管M21的柵極、NMOS管M22的柵極與NMOS管M19A的柵極和漏極相連，NMOS管M19A的源極與NMOS管M19B的漏極相連，PMOS管M20的柵極與NMOS管M19B的柵極接直流電輸入端，PMOS管M21的漏極與NMOS管M22的漏極相連作為所述調節電路的輸出端，PMOS管M16、P18A、M20和M21的源極接直流電輸入端，NMOS管M15、M19B和M22的源極接地。本技術的有益效果是與現有技術相比，輸出基準電壓精度高，電源抑制比高，方便在不同工藝間進行移植，可以廣泛應用于模數轉換器、數模轉換器、鎖存器等需要高精度基準電壓的模擬電路。附圖說明圖1為傳統的帶隙基準電壓源結構圖；圖2為本技術的結構框圖；圖3為本技術的電路示意圖；圖中:1、偏置電路；2、零溫度系數電壓產生電路；3、運放電路；4、基準電壓產生電路；5、調節電路。本文檔來自技高網...

【技術保護點】
一種高電源抑制比的基準電壓源，包括偏置電路（1）、零溫度系數電壓產生電路（2）、運放電路（3）和基準電壓產生電路（4），其特征在于：還設有調節電路（5）；所述偏置電路（1）的第一輸出端分別與所述零溫度系數電壓產生電路（2）的第一輸入端、所述運放電路（3）的輸出端、所述基準電壓產生電路（4）的第一輸入端和所述調節電路（5）的第一輸入端連接；所述偏置電路（1）的第二輸出端分別與所述零溫度系數電壓產生電路（2）的第二輸入端和所述基準電壓產生電路（4）的第二輸入端連接；所述偏置電路（1）的第三輸出端與運放電路（3）的第三輸入端連接，所述零溫度系數電壓產生電路（2）的第一輸出端與所述運放電路（3）的第一輸入端連接，所述零溫度系數電壓產生電路（2）的第二輸出端與所述運放電路（3）的第二輸入端連接，所述基準電壓產生電路（4）的輸出端與所述調節電路（5）的第二輸入端連接，所述調節電路（5）的輸出端與所述偏置電路（1）的第一輸出端連接。

【技術特征摘要】
1.一種高電源抑制比的基準電壓源，包括偏置電路(I)、零溫度系數電壓產生電路(2 )、運放電路(3 )和基準電壓產生電路(4 )，其特征在于:還設有調節電路(5 );所述偏置電路(I)的第一輸出端分別與所述零溫度系數電壓產生電路(2)的第一輸入端、所述運放電路(3)的輸出端、所述基準電壓產生電路(4)的第一輸入端和所述調節電路(5)的第一輸入端連接；所述偏置電路(I)的第二輸出端分別與所述零溫度系數電壓產生電路(2)的第二輸入端和所述基準電壓產生電路(4)的第二輸入端連接；所述偏置電路(I)的第三輸出端與運放電路(3)的第三輸入端連接，所述零溫度系數電壓產生電路(2)的第一輸出端與所述運放電路(3)的第一輸入端連接，所述零溫度系數電壓產生電路(2)的第二輸出端與所述運放電路(3)的第二輸入端連接，所述基準電壓產生電路(4)的輸出端與所述調節電路(5)的第二輸入端連接，所述調節電路(5)的輸出端與所述偏置電路(I)的第一輸出端連接。2.根據權利要求1所述的一種高電源抑制比的基準電壓源，其特征在于:所述偏置電路(1)，包括 NMOS 管 M1A、M1B、M2A、M2B 和 PMOS 管 M3A、M3B、M4，其中 NMOS 管 MlA 的漏極和柵極、NMOS管MlB的柵極與NMOS管M2A的源極相連作為所述偏置電路(I)的第三輸出端，NMOS管MlB的漏極與NMOS管M2B的源極相連，NMOS管M2A的漏極和柵極、NMOS管M2B的柵極與PMOS管M3B的漏極相連，PMOS管M4的漏極和柵極、PMOS管M3B的柵極與NMOS管M2B的漏極相連作為所述偏置電路(I)的第二輸出端，PMOS管M3B的源極與M3A的漏極相連，PMOS管M3A、PM0S管M4的源極接直流電輸入端，PMOS管M3A的柵極作為所述偏置電路(I)的第一輸出端，NMOS管MlA的源極和NMOS管MlB的源極接地。3.根據權利要求1所述的一種高電源抑制比的基準電壓源，其特征在于:所述零溫度系數電壓產生電路(2)，包括 PMOS 管 M5A、M5B、M6A、M6B、M7A、M7B、M12A、M12B、M13A、M13B,NMOS 管 M8，PNP 管 Q1、Q2、Q3、Q4 和電阻 R1A、R1B、R2 ;其中，PMOS 管 M5A、M6A、M7A、M12A 和M13A的柵極相連作為所述零溫度系數電壓產生電路(2)的第一輸入端，PMOS管M5B、M6B、M7B、M12B、M13B的柵極相連接作為所述零溫度系數電壓產生電路(2)的第二輸入端，PMOS管M5A的漏極與PMOS管M5B的源極相連，PMOS管M6A的漏極與PMOS管M6B的源極相連，PMOS管M7A的漏極與PMOS管M7`B的源極相連，PMOS管M12A的漏極與PMOS管M12B的源極相連，PMOS管M13A的漏極與PMOS管M13B的源極相連，NMOS管M8的柵極和漏極、PNP管Ql的基極、PNP管Q3的基極、電阻RlA的負端和電阻RlB的負端與M5B的漏極相連，PNP管Ql的發射極和PNP管Q2的基極與PMOS管M6B的漏極相連，PNP管Q2的發射極和電阻RlA的正端與PMO...

【專利技術屬性】
技術研發人員：郝振剛，李啟龍，邱德華，單來成，尚緒樹，桑濤，宋金鳳，顏雨，李新實，
申請(專利權)人：山東力創科技有限公司，
類型：實用新型
國別省市：